H-tile Ethernet Hard IPユーザーガイド: インテル® Stratix® 10デバイスおよび インテル® Agilex™ デバイス用

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ID 683430
日付 12/08/2020
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ドキュメント目次
ドキュメント目次 x
1. H-tile Ethernet Hard IPコアについて 2. はじめに 3. H-Tile Ethernet Hard IPのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. Ethernet Toolkitの概要 8. H-tile Ethernet Hard IPユーザーガイド・アーカイブ 9. H-tile Ethernet Hard IPユーザーガイドの改訂履歴 A. 高度なRTLパラメーター B. イーサネット・リコンフィグレーション・レジスターおよびステータスレジスターの説明
1. H-tile Ethernet Hard IPコアについて x
1.1. IPコアでサポートされる機能 1.2. IPコアのデバイス・ファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. リソース使用率 1.5. リリース情報
1.2. IPコアのデバイス・ファミリーおよびスピードグレードのサポート x
1.2.1. H-tile Ethernet Hard IPコアによるデバイスファミリーのサポート 1.2.2. H-tile Ethernet Hard IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. インテルFPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. 生成ファイルの構造 2.4. IPコアのデザインへの統合 2.5. IPコアのテストベンチ 2.6. フルデザインのコンパイルおよびFPGAのプログラミング
2.4. IPコアのデザインへの統合 x
2.4.1. チャネル配置 2.4.2. ピン･アサインメント 2.4.3. トランシーバーPLLの追加 2.4.4. クロック要件 2.4.5. H-tile Ethernet Hard IPコアの配置設定
2.4.4. クロック要件 x
2.4.4.1. クロック接続要件
3. H-Tile Ethernet Hard IPのパラメーター x
3.1. パラメーター・エディターのパラメーター 3.2. RTLパラメーター
4. 機能の説明 x
4.1. システムの概要 4.2. H-tile Ethernet Hard IP MACインターフェイス 4.3. H-tile Ethernet Hard PCS Only/PCS66インターフェイス 4.4. オート・ネゴシエーションおよびリンク・トレーニング
4.2. H-tile Ethernet Hard IP MACインターフェイス x
4.2.1. H-tile Ethernet Hard IPコアのTXデータパス 4.2.2. H-tile Ethernet Hard IPコアのRXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. 一時停止制御および生成インターフェイス 4.2.5. 一時停止制御フレームのフィルタリング 4.2.6. リンク障害シグナリング 4.2.7. 統計情報カウンター・インターフェイス 4.2.8. イーサネット送信の順序
4.2.1. H-tile Ethernet Hard IPコアのTXデータパス x
4.2.1.1. プリアンブル、スタート、およびSFD挿入 4.2.1.2. Length/Typeフィールドの処理 4.2.1.3. フレームパディング 4.2.1.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.5. パケット間ギャップの生成および挿入
4.2.2. H-tile Ethernet Hard IPコアのRXデータパス x
4.2.2.1. H-tile Ethernet Hard IPコアのRXフィルタリング 4.2.2.2. H-tile Ethernet Hard IPコアのプリアンブル処理 4.2.2.3. IPコアによる厳密SFDチェック 4.2.2.4. RXのFCSチェック 4.2.2.5. RX不正形式パケットの処理 4.2.2.6. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.7. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.8. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件
4.2.7. 統計情報カウンター・インターフェイス x
4.2.7.1. 統計情報カウンターのロールオーバーの制限
4.3. H-tile Ethernet Hard PCS Only/PCS66インターフェイス x
4.3.1. TX PCSおよびRX PCSデータパス
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. ユーザーロジックに対するTX PCSインターフェイス 6.4. ユーザーロジックに対するRX PCSインターフェイス 6.5. FlexEおよびOTNモードのTXインターフェイス 6.6. FlexEおよびOTNモードのRXインターフェイス 6.7. イーサネット・リンクおよびトランシーバー信号 6.8. トランシーバー・リコンフィグレーション信号 6.9. イーサネット・リコンフィグレーション・インターフェイス 6.10. その他のステータス信号およびデバッグ信号 6.11. リセット信号 6.12. クロック
6.8. トランシーバー・リコンフィグレーション信号 x
6.8.1. バックグラウンド・キャリブレーションのディスエーブル
7. Ethernet Toolkitの概要 x
7.1. 機能
B. イーサネット・リコンフィグレーション・レジスターおよびステータスレジスターの説明 x
B.1. Auto NegotiationおよびLink Trainingレジスター B.2. PHYレジスター B.3. TX MACレジスター B.4. RX MACレジスター B.5. Pause and Priority- Based Flow Controlレジスター B.6. TX Statistics Counterレジスター B.7. RX Statistics Counterレジスター
B.1. Auto NegotiationおよびLink Trainingレジスター x
B.1.1. ANLT Sequencer Config ANLT Sequencer Configのフィールド B.1.2. ANLT Sequencer Status B.1.3. Auto Negotiation Configレジスター1 B.1.4. Auto Negotiation Configレジスター2 B.1.5. Auto Negotiation Statusレジスター B.1.6. Auto Negotiation Configレジスター3 B.1.7. Auto Negotiation Configレジスター4 B.1.8. Auto Negotiation Configレジスター5 B.1.9. Auto Negotiation Configレジスター6 B.1.10. Auto Negotiation Statusレジスター1 B.1.11. Auto Negotiation Statusレジスター2 B.1.12. Auto Negotiation Statusレジスター3 B.1.13. Auto Negotiation Statusレジスター4 B.1.14. Auto Negotiation Statusレジスター5 B.1.15. Consortium Next Page Override B.1.16. Consortium Next Page Link Partner Status B.1.17. Link Training Configレジスター1 B.1.18. Link Training Configレジスター2 B.1.19. Link Training Statusレジスター1 B.1.20. レーン0のLink Training Configレジスター B.1.21. レーン0のLink Training Frame Contents B.1.22. レーン0のLocal Transceiver TX EQ 1 Settings B.1.23. レーン0のLocal Transceiver TX EQ 2 Settings B.1.24. ローカル・リンク・トレーニングのパラメーター B.1.25. レーン1のLink Training Configレジスター B.1.26. レーン1のLink Training Frame Contents B.1.27. レーン1のLocal Transceiver TX EQ 1 Settings B.1.28. レーン1のLocal Transceiver TX EQ 2 Settings B.1.29. レーン2のLink Training Configレジスター B.1.30. レーン2のLink Training Frame Contents B.1.31. レーン2のLocal Transceiver TX EQ 1 Settings B.1.32. レーン2のLocal Transceiver TX EQ 2 Settings B.1.33. レーン3のLink Training Configレジスター B.1.34. レーン3のLink Training Frame Contents B.1.35. レーン3のLocal Transceiver TX EQ 1 Settings B.1.36. レーン3のLocal Transceiver TX EQ 2 Settings
B.2. PHYレジスター x
B.2.1. PHY Module Revision ID B.2.2. PHY Scratchレジスター B.2.3. PHY Configuration B.2.4. PMA Serial Loopback B.2.5. TX PLL Locked B.2.6. RX CDR PLL Locked B.2.7. TX Datapath Ready B.2.8. Frame Errors Detected B.2.9. Clear Frame Errors B.2.10. Resetレジスター B.2.11. RX PCS Status for AN/LT B.2.12. PCS Error Injection B.2.13. Alignment Marker Lock B.2.14. BER Count B.2.15. PCS Virtual Lane 0 B.2.16. PCS Virtual Lane 1 B.2.17. PCS Virtual Lane 2 B.2.18. PCS Virtual Lane 3 B.2.19. Recovered Clock Frequency in KHz B.2.20. TX Clock Frequency in KHz
B.3. TX MACレジスター x
B.3.1. TX MAC Module Revision ID B.3.2. TX MAC Scratchレジスター B.3.3. Reserved B.3.4. Link Fault Configuration B.3.5. IPG Words to remove per Alignment Marker Period B.3.6. Maximum TX Frame Size B.3.7. TX MAC Configuration B.3.8. EHIP TX MAC Feature Configuration B.3.9. TX MAC Source Address Lower Bytes B.3.10. TX MAC Source Address Higher Bytes
B.4. RX MACレジスター x
B.4.1. RX MAC Module Revision ID B.4.2. RX MAC Scratchレジスター B.4.3. Reserved B.4.4. Maximum RX Frame Size B.4.5. RX CRC Forwarding B.4.6. Link Fault Status B.4.7. RX MAC Configuration B.4.8. EHIP RX MAC Feature Configuration
B.5. Pause and Priority- Based Flow Controlレジスター x
B.5.1. TXSFC Module Revision ID B.5.2. TX SFC Scratchレジスター B.5.3. Reserved B.5.4. Enable TX Pause Ports B.5.5. TX Pause Request B.5.6. Enable Automatic TX Pause Retransmission B.5.7. Retransmit Holdoff Quanta B.5.8. Retransmit Pause Quanta B.5.9. Enable TX XOFF B.5.10. Enable Uniform Holdoff B.5.11. Set Uniform Holdoff B.5.12. Lower 4 bytes of the Destination address for Flow Control B.5.13. Higher 2 bytes of the Destination address for Flow Control B.5.14. Lower 4 bytes of the Source address for Flow Control frames B.5.15. Higher 2 bytes of the Source address for Flow Control frames B.5.16. TX Flow Control Feature Configuration B.5.17. Pause Quanta 0 B.5.18. Pause Quanta 1 B.5.19. Pause Quanta 2 B.5.20. Pause Quanta 3 B.5.21. Pause Quanta 4 B.5.22. Pause Quanta 5 B.5.23. Pause Quanta 6 B.5.24. Pause Quanta 7 B.5.25. PFC Holdoff Quanta 0 B.5.26. PFC Holdoff Quanta 1 B.5.27. PFC Holdoff Quanta 2 B.5.28. PFC Holdoff Quanta 3 B.5.29. PFC Holdoff Quanta 4 B.5.30. PFC Holdoff Quanta 5 B.5.31. PFC Holdoff Quanta 6 B.5.32. PFC Holdoff Quanta 7 B.5.33. RXSFC Module Revision ID B.5.34. RXSFC Scratchレジスター B.5.35. Reserved B.5.36. Enable RX Pause Frame Processing B.5.37. Forward Flow Control Frames 11.5.38. Lower 4 bytes of the Destination address for RX Pause Frames 11.5.39. Higher 2 bytes of the Destination address for RX Pause Frames
B.6. TX Statistics Counterレジスター x
B.6.1. TX Frames less than 64 bytes with CRC error (下位32ビット) B.6.2. TX Frames less than 64 bytes with CRC error (上位32ビット) B.6.3. Oversized TX frames with CRC error (下位32ビット) B.6.4. Oversized TX frames with CRC error (上位32ビット) B.6.5. TX Frames of any size with a CRC error (下位32ビット) B.6.6. TX Frames of any size with a CRC error (上位32ビット) B.6.7. TX Frames of any size with a CRC error on OK packet (下位32ビット) B.6.8. TX Frames of any size with a CRC error on OK packet (上位32ビット) B.6.9. Multicast TX data frames with CRC error (下位32ビット) B.6.10. Multicast TX data frames with CRC error (上位32ビット) B.6.11. Broadcast TX data frames with CRC error (下位32ビット) B.6.12. Broadcast TX data frames with CRC error (上位32ビット) B.6.13. Unicast TX data frames with CRC error (下位32ビット) B.6.14. Unicast TX data frames with CRC error (上位32ビット) B.6.15. Multicast TX control frames with CRC error (下位32ビット) B.6.16. Multicast TX control frames with CRC error (上位32ビット) B.6.17. Broadcast TX control frames with CRC error (下位32ビット) B.6.18. Broadcast TX control frames with CRC error (上位32ビット) B.6.19. Unicast TX control frames with CRC error (下位32ビット) B.6.20. Unicast TX control frames with CRC error (上位32ビット) B.6.21. TX Pause frame with CRC error (下位32ビット) B.6.22. TX Pause frame with CRC error (上位32ビット) B.6.23. 64 byte TX frames (下位32ビット) B.6.24. 64 byte TX frames (上位32ビット) B.6.25. 65 to 127 byte TX frames (下位32ビット) B.6.26. 65 to 127 byte TX frames (上位32ビット) B.6.27. 128 to 257 byte TX frames (下位32ビット) B.6.28. 128 to 257 byte TX frames (上位32ビット) B.6.29. 256 to 511 byte TX frames (下位32ビット) B.6.30. 256 to 511 byte TX frames (上位32ビット) B.6.31. 512 to 1023 byte TX frames (下位32ビット) B.6.32. 512 to 1023 byte TX frames (上位32ビット) B.6.33. 1024 to 1518 byte TX frames (下位32ビット) B.6.34. 1024 to 1518 byte TX frames (上位32ビット) B.6.35. 1519 to max size TX frames (下位32ビット) B.6.36. 1519 to max size TX frames (上位32ビット) B.6.37. Oversize TX frames (下位32ビット) B.6.38. Oversize TX frames (上位32ビット) B.6.39. Multicast TX data frames without error (下位32ビット) B.6.40. Multicast TX data frames without error (上位32ビット) B.6.41. Broadcast TX data frames without error (下位32ビット) B.6.42. Broadcast TX data frames without error (上位32ビット) B.6.43. Unicast TX data frames without error (下位32ビット) B.6.44. Unicast TX data frames without error (上位32ビット) B.6.45. Multicast TX control frames without error (下位32ビット) B.6.46. Multicast TX control frames without error (上位32ビット) B.6.47. Broadcast TX control frames without error (下位32ビット) B.6.48. Broadcast TX control frames without error (上位32ビット) B.6.49. Unicast TX control frames without error (下位32ビット) B.6.50. Unicast TX control frames without error (上位32ビット) B.6.51. TX Pause frames without error (下位32ビット) B.6.52. TX Pause frames without error (上位32ビット) B.6.53. TX Frames with less than 64 bytes and a CRC error (下位32ビット) B.6.54. TX Frames with less than 64 bytes and a CRC error (上位32ビット) B.6.55. Number of TX frame starts (下位32ビット) B.6.56. Number of TX frame starts (上位32ビット) B.6.57. Number of TX length errors (下位32ビット) B.6.58. Number of TX length errors (上位32ビット) B.6.59. TX PFC frame with CRC error (下位32ビット) B.6.60. TX PFC frame with CRC error (上位32ビット) B.6.61. TX PFC frames without error (下位32ビット) B.6.62. TX PFC frames without error (上位32ビット) B.6.63. TXSTAT Module Revision ID B.6.64. TXSTAT Scratchレジスター B.6.65. Reserved B.6.66. Configure TX Statistics Counters B.6.67. TX Statistics Counter Status B.6.68. TX Payload bytes with no errors (下位32ビット) B.6.69. TX Payload bytes with no errors (上位32ビット) B.6.70. TX Frame bytes with no errors (下位32ビット) B.6.71. TX Frame bytes with no errors (上位32ビット) B.6.72. TX Malformed frames (下位32ビット) B.6.73. TX Malformed frames (上位32ビット) B.6.74. TX Packets that were dropped due to error (下位32ビット) B.6.75. TX Packets that were dropped due to error (上位32ビット) B.6.76. TX Frames with bad length/type field (下位32ビット) B.6.77. TX Frames with bad length/type field (上位32ビット)
B.7. RX Statistics Counterレジスター x
B.7.1. RX Frames less than 64 bytes with CRC error (下位32ビット) B.7.2. RX Frames less than 64 bytes with CRC error (上位32ビット) B.7.3. Oversized RX frames with CRC error (下位32ビット) B.7.4. Oversized RX frames with CRC error (上位32ビット) B.7.5. RX Frames of any size with a CRC error (下位32ビット) B.7.6. RX Frames of any size with a CRC error (上位32ビット) B.7.7. RX Frames of any size with a CRC error on OK packet (下位32ビット) B.7.8. RX Frames of any size with a CRC error on OK packet (上位32ビット) B.7.9. Multicast RX data frames with CRC error (下位32ビット) B.7.10. Multicast RX data frames with CRC error (上位32ビット) B.7.11. Broadcast RX data frames with CRC error (下位32ビット) B.7.12. Broadcast RX data frames with CRC error (上位32ビット) B.7.13. Unicast RX data frames with CRC error (下位32ビット) B.7.14. Unicast RX data frames with CRC error (上位32ビット) B.7.15. Multicast RX control frames with CRC error (下位32ビット) B.7.16. Multicast RX control frames with CRC error (上位32ビット) B.7.17. Broadcast RX control frames with CRC error (下位32ビット) B.7.18. Broadcast RX control frames with CRC error (上位32ビット) B.7.19. Unicast RX control frames with CRC error (下位32ビット) B.7.20. Unicast RX control frames with CRC error (上位32ビット) B.7.21. RX Pause frame with CRC error (下位32ビット) B.7.22. RX Pause frame with CRC error (上位32ビット) B.7.23. 64 byte RX frames (下位32ビット) B.7.24. 64 byte RX frames (上位32ビット) B.7.25. 65 to 127 byte RX frames (下位32ビット) B.7.26. 65 to 127 byte RX frames (上位32ビット) B.7.27. 128 to 257 byte RX frames (下位32ビット) B.7.28. 128 to 257 byte RX frames (上位32ビット) B.7.29. 256 to 511 byte RX frames (下位32ビット) B.7.30. 256 to 511 byte RX frames (上位32ビット) B.7.31. 512 to 1023 byte RX frames (下位32ビット) B.7.32. 512 to 1023 byte RX frames (上位32ビット) B.7.33. 1024 to 1518 byte RX frames (下位32ビット) B.7.34. 1024 to 1518 byte RX frames (上位32ビット) B.7.35. 1519 to max size RX frames (下位32ビット) B.7.36. 1519 to max size RX frames (上位32ビット) B.7.37. Oversize RX frames (下位32ビット) B.7.38. Oversize RX frames (上位32ビット) B.7.39. Multicast RX data frames without error (下位32ビット) B.7.40. Multicast RX data frames without error (上位32ビット) B.7.41. Broadcast RX data frames without error (下位32ビット) B.7.42. Broadcast RX data frames without error (上位32ビット) B.7.43. Unicast RX data frames without error (下位32ビット) B.7.44. Unicast RX data frames without error (上位32ビット) B.7.45. Multicast RX control frames without error (下位32ビット) B.7.46. Multicast RX control frames without error (上位32ビット) B.7.47. Broadcast RX control frames without error (下位32ビット) B.7.48. Broadcast RX control frames without error (上位32ビット) B.7.49. Unicast RX control frames without error (下位32ビット) B.7.50. Unicast RX control frames without error (上位32ビット) B.7.51. RX Pause frames without error (下位32ビット) B.7.52. RX Pause frames without error (上位32ビット) B.7.53. RX Frames with less than 64 bytes and a CRC error (下位32ビット) B.7.54. RX Frames with less than 64 bytes and a CRC error (上位32ビット) B.7.55. Number of RX frame starts (下位32ビット) B.7.56. Number of RX frame starts (上位32ビット) B.7.57. Number of RX length errors (下位32ビット) B.7.58. Number of RX length errors (上位32ビット) B.7.59. RX PFC frame with CRC error (下位32ビット) B.7.60. RX PFC frame with CRC error (上位32ビット) B.7.61. RX PFC frames without error (下位32ビット) B.7.62. RX PFC frames without error (上位32ビット) B.7.63. RXSTAT Module Revision ID B.7.64. RXSTAT Scratchレジスター B.7.65. Reserved B.7.66. Reserved B.7.67. Reserved B.7.68. Configure RX Statistics Counters B.7.69. RX Statistics Counter Status B.7.70. RX Payload bytes with no errors (下位32ビット) B.7.71. RX Payload bytes with no errors (上位32ビット) B.7.72. RX Frame bytes with no errors (下位32ビット) B.7.73. RX Frame bytes with no errors (上位32ビット) B.7.74. RX Malformed frames (下位32ビット) B.7.75. RX Malformed frames (上位32ビット) B.7.76. RX Packets that were dropped due to error (下位32ビット) B.7.77. RX Packets that were dropped due to error (上位32ビット) B.7.78. RX Frames with bad length/type field (下位32ビット) B.7.79. RX Frames with bad length/type field (上位32ビット)
1. H-tile Ethernet Hard IPコアについて
2. はじめに
3. H-Tile Ethernet Hard IPのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. Ethernet Toolkitの概要
8. H-tile Ethernet Hard IPユーザーガイド・アーカイブ
9. H-tile Ethernet Hard IPユーザーガイドの改訂履歴
A. 高度なRTLパラメーター
B. イーサネット・リコンフィグレーション・レジスターおよびステータスレジスターの説明

B.1.1. ANLT Sequencer Config

次のコンフィグレーション・ビットを提供します。
  • ANLT Sequencerのリセット
  • AN Timerのディスエーブル
  • Link Fail Timerのディスエーブル
  • Sequencer Mode強制
  • リンク・トレーニング失敗応答
  • HiBER の場合のリンク障害のオン/オフ
  • HiBERを使用していない場合、ANタイムアウト時のLTのスキップのオン/オフ

オフセット: 0xB0

アクセス: RW

ANLT Sequencer Configのフィールド

ビット フィールド名 説明 アクセス リセット
14 skip_lt_on_an_timeout オート・ネゴシエーションのタイムアウト時のリンク・トレーニングのスキップ

1: ANがタイムアウトした場合、データモードの試行前にLTをスキップし、以前のLT設定を使用します。

0: link_fail_if_hiber=0の場合でも、通常のANLTシーケンスを使用します。

  • このオプションが提供されているのは、リンク整合性の問題によってリンクがリセットしないことが分かっている場合の再ロック時間を短縮するためです。
 RW 0x0
13 link_fail_if_hiber HiBERの場合のリンク失敗

1: データモード (デフォルト) 中にPCSでHiBER状態が検出された場合、リンクの失敗をトリガーします。

0: HiBERを無視します。

 RW 0x1
12 lt_failure_response リンク・トレーニング失敗応答

1: LTが失敗した場合、PHYはデータモードになります。

0: LTが失敗した場合、PHYはANを再起動します。または、ANがディスエーブルの場合は、ANをスキップしてLTを再起動します。

  • このCSRは、ハードウェア (合成) ではデフォルトで0になります。
  • シミュレーションではこれを1に設定して、ライン条件をモデル化する必要を回避します。
 RW 0x0
7:4 seq_force_mode シーケンサーを特定のプロトコルに強制

4'b0000: 強制なし

4'b0011: 100GBASE-R4

他のすべての設定は予約済みです。

  • ANLT Sequencerを特定のプロトコルに強制します。AN結果は無視します。
  • イネーブルされている場合でも、ANLTは循環します。それぞれのCFGレジスターを使用してANおよびLTのコンフィグレーションを行います。
 RW 0x0
2 disable_lf_timer リンク失敗タイマーのディスエーブル

1: リンク失敗抑制タイマーをディスエーブルします。

0: PCSリンクが失敗すると、ANが再起動します。

  • リンク失敗抑制タイマーをディスエーブルする最も一般的な理由は、リンクのビヘイビアをリンク・トレーニングによって特徴付けることです。
  • リンク失敗抑制タイマーをオフにすると、リンク・トレーニングが循環しなくなり、失敗ごとに個別に調べることができます。
 RW 0x0
1 disable_an_timer オート・ネゴシエーション・タイマーのディスエーブル

1: ANはタイムアウトせずに有効なパートナーを待機します (デフォルト)。

0: ANが失敗した場合、Sequencerは異なるプロトコルを試行します。

 RW 0x1
0 reset_seq ANLT Sequencerのリセット

1: ANLT Sequencerのみをリセットします。PCSリコンフィグレーションまたはANLTリセットを開始します。

0: 通常動作

 RW 0x0
レベル 2 の表題