インテルのみ表示可能 — GUID: iga1432671698727
Ixiasoft
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10.4.4. fcr
識別子 | 名称 | オフセット | アクセス | リセット値 | 説明 |
---|---|---|---|---|---|
fcr | FIFO Control | 0x8 | W | 0x00000000 | 書き込み時に、FIFOの動作を制御します。 |
ビットフィールド | |||||||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 |
- | |||||||||||||||
15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
- | rt | - | dmam | xfifor | rfifor | fifoe |
ビット | 名称/識別子 | 説明 | アクセス | リセット |
---|---|---|---|---|
[31:8] | - | 予約済み | R | 0x0 |
[7:6] | Rx Trigger Level (rt) | このレジスターをコンフィグレーションし、FIFOs RxTrigger (RT) を実装します。このレジスターを使用して、Received Data Available Interruptが生成されるレシーバーFIFOのトリガーレベルを選択します。自動フロー制御モードでは、このレジスターを使用し、rts_n信号をデアサートするタイミングを決定します。 次のトリガーレベルがサポートされます。
|
W | 0x0 |
[5:4] | - | 予約済み | R | 0x0 |
[3] | DMA Mode (dmam) | これは、追加DMAハンドシェイク信号が選択されていない場合に、uart_dma_tx_req_nおよびuart_dma_rx_req_n出力信号に使用されるDMAの信号モードを決定します。DMAモード0では、1回に1つのDMAデータ転送がサポートされます。モード0の場合、uart_dma_tx_req_n信号は次の条件でアクティブLowになります。
次の条件において、非アクティブになります。
DMAモード1では、複数のDMAデータ転送をサポートします。この場合、レシーバーFIFOが空になるまで、または送信FIFOがフルになるまで、複数の転送が連続して行われます。モード1では、uart_dma_tx_req_n信号は次の条件でアサートされます。
|
W | 0x0 |
[2] | Tx FIFO Reset (xfifor) | このビットは送信FIFOの制御部分をリセットし、FIFOを空として扱います。このビットは「セルフクリア」であることに注意してください。そのため、このビットをクリアする必要はありません。このレジスタービットを変更すると、8クロックサイクルが経過してから、RBRからの読み出し、またはTHRへの書き込みを行う必要があります。 |
W | 0x0 |
[1] | Rx FIFO Reset (rfifor) | 受信FIFOの制御部分をリセットし、FIFOを空として扱います。このビットは「セルフクリア」であることに注意してください。そのため、このビットをクリアする必要はありません。このレジスタービットを変更すると、8クロックサイクルが経過してから、RBRからの読み出し、またはTHRへの書き込みを行う必要があります。 |
W | 0x0 |
[0] | FIFO Enable (fifoe) | このビットは、送信 (Tx) および受信 (Rx) FIFOを有効/無効にします。このビットの値が変更されるたびに、FIFOのTxおよびRxのコントローラー部分がリセットされます。 このビットが変更されると、TxおよびRx FIFO内の既存のデータは損失します。このレジスタービットを変更すると、8クロックサイクルが経過してから、RBRからの読み出し、またはTHRへの書き込みを行う必要があります。 |
W | 0x0 |