エンベデッド・ペリフェラルIPユーザーガイド

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ID 683130
日付 9/21/2020
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Avalon® -ST Multi-Channel Shared Memory FIFOコア 3. Avalon® -STシングルクロックFIFOコアおよびデュアルクロックFIFOコア 4. Avalon® -STシリアル・ペリフェラル・インターフェイス・コア 5. SPIコア 6. SPI Slave to Avalon® Master Bridgeコア/JTAG to Avalon® Master Bridgeコア 7. インテル eSPIスレーブコア 8. eSPI to LPCブリッジコア 9. イーサネットMDIOコア 10. インテルFPGA 16550互換UARTコア 11. UARTコア 12. JTAG UARTコア 13. インテル FPGA Avalon® Mailboxコア 14. インテル FPGA Avalon® ミューテックス・コア 15. インテル FPGA Avalon® I2C (Master) コア 16. インテル FPGA I2C Slave to Avalon® -MM Master Bridgeコア 17. インテルFPGA Avalon® コンパクト・フラッシュ・コア 18. EPCS/EPCQAシリアル・フラッシュ・コントローラー・コア 19. インテルFPGAシリアル・フラッシュ・コントローラー・コア 20. インテルFPGAシリアル・フラッシュ・コントローラーIIコア 21. インテルFPGA汎用クアッドSPIコントローラー・コア 22. インテルFPGA汎用クアッドSPIコントローラーIIコア 23. インターバル・タイマー・コア 24. インテルFPGA Avalon FIFOメモリーコア 25. オンチップメモリー (RAMおよびROM) コア 26. Optrex 16207 LCDコントローラー・コア 27. PIOコア 28. PLLコア 29. DMAコントローラー・コア 30. Modular Scatter-Gather DMAコア 31. Scatter-Gather DMAコントローラー・コア 32. SDRAMコントローラー・コア 33. トライステートSDRAMコア 34. Video Sync GeneratorコアとPixel Converterコア 35. インテル FPGA Interrupt Latency Counterコア 36. パフォーマンス・カウンター・ユニット・コア 37. ベクトル割り込みコントローラー・コア 38. Avalon® -STデータ・パターン・ジェネレーター・コアとデータ・パターン・チェッカー・コア 39. Avalon® -STテスト・パターン・ジェネレーター・コアとテスト・パターン・チェッカー・コア 40. システムIDペリフェラル・コア 41. Avalon® Packets to Transactions Converterコア 42. Avalon® -STマルチプレクサー・コアとデマルチプレクサー・コア 43. Avalon® -ST Bytes to Packets ConverterコアとPackets to Bytes Converterコア 44. Avalon® -ST Delayコア 45. Avalon® -STラウンド・ロビン・スケジューラー・コア 46. Avalon® -ST Splitterコア 47. Avalon® -MM DDR Memory Half Rate Bridgeコア 48. インテル FPGA GMII to RGMIIコンバーター・コア 49. インテル FPGA MII to RMIIコンバーター・コア 50. インテルFPGA HPS GMII to TSE 1000BASE-X/SGMII PCSブリッジコア 51. インテル FPGA HPS EMAC to Multi-rate PHY GMIIアダプターコア 52. インテル FPGA MSI to GICジェネレーター・コア
1. 概要 x
1.1. ツールサポート 1.2. デバイスサポート 1.3. エンベデッド・ペリフェラルIPユーザーガイド改訂履歴
2. Avalon® -ST Multi-Channel Shared Memory FIFOコア x
2.1. コアの概要 2.2. パフォーマンスおよびリソース使用率 2.3. 機能の説明 2.4. パラメーター 2.5. ソフトウェアのプログラミング・モデル 2.6. Avalon® -ST Multi-Channel Shared Memory FIFOコアの改訂履歴
2.3. 機能の説明 x
2.3.1. インターフェイス 2.3.2. 動作
2.5. ソフトウェアのプログラミング・モデル x
2.5.1. HALシステム・ライブラリーのサポート 2.5.2. レジスターマップ
3. Avalon® -STシングルクロックFIFOコアおよびデュアルクロックFIFOコア x
3.1. コアの概要 3.2. 機能の説明 3.3. パラメーター 3.4. レジスターの説明 3.5. Avalon® -STシングルクロックFIFOコアおよびデュアルクロックFIFOコアの改訂履歴
3.2. 機能の説明 x
3.2.1. インターフェイス 3.2.2. 動作モード 3.2.3. フィルレベル 3.2.4. しきい値
4. Avalon® -STシリアル・ペリフェラル・インターフェイス・コア x
4.1. コアの概要 4.2. 機能の説明 4.3. コンフィグレーション 4.4. Avalon® -STシリアル・ペリフェラル・インターフェイス・コアの改訂履歴
4.2. 機能の説明 x
4.2.1. インターフェイス 4.2.2. 動作 4.2.3. タイミング 4.2.4. 制限
5. SPIコア x
5.1. コアの概要 5.2. 機能の説明 5.3. コンフィグレーション 5.4. ソフトウェアのプログラミング・モデル 5.5. テストコード例 5.6. SPIコアの改訂履歴
5.2. 機能の説明 x
5.2.1. コンフィグレーション例 5.2.2. トランスミッター・ロジック 5.2.3. レシーバーロジック 5.2.4. マスターモードとスレーブモード
5.2.4. マスターモードとスレーブモード x
5.2.4.1. マスターモードの動作 5.2.4.2. スレーブモードの動作 5.2.4.3. マルチスレーブ環境
5.3. コンフィグレーション x
5.3.1. マスターおよびスレーブの設定 5.3.2. データレジスターの設定 5.3.3. タイミングの設定 5.3.4. シンクロナイザー・ステージ
5.3.1. マスターおよびスレーブの設定 x
5.3.1.1. Number of Select (SS_n) Signals 5.3.1.2. SPI Clock (sclk) Rate 5.3.1.3. Specify Delay
5.4. ソフトウェアのプログラミング・モデル x
5.4.1. ハードウェア・アクセス・ルーチン 5.4.2. ソフトウェア・ファイル 5.4.3. レジスターマップ
5.4.1. ハードウェア・アクセス・ルーチン x
5.4.1.1. alt_avalon_spi_command()
5.4.3. レジスターマップ x
5.4.3.1. rxdataレジスター 5.4.3.2. txdataレジスター 5.4.3.3. statusレジスター 5.4.3.4. controlレジスター 5.4.3.5. slaveselectレジスター 5.4.3.6. end of packet valueレジスター
6. SPI Slave to Avalon® Master Bridgeコア/JTAG to Avalon® Master Bridgeコア x
6.1. コアの概要 6.2. 機能の説明 6.3. パラメーター 6.4. SPI Slave to Avalon Master Bridgeコア/JTAG to Avalon® Master Bridgeコアの改訂履歴
7. インテル eSPIスレーブコア x
7.1. 機能の説明 7.2. リソース使用率 7.3. IPのパラメーター 7.4. インターフェイス信号 7.5. レジスター 7.6. ペリフェラル・チャネルAvalonインターフェイス使用モデル 7.7. インテルeSPIスレーブコアの改訂履歴
7.1. 機能の説明 x
7.1.1. リンクレイヤー 7.1.2. トランザクション・レイヤー 7.1.3. チャネル固有のレイヤー 7.1.4. Port80の実装 7.1.5. 物理ポートへのVWメッセージの実装 7.1.6. Avalon® Memory-Mappedインターフェイスの設定
7.1.3. チャネル固有のレイヤー x
7.1.3.1. ペリフェラル・チャネル 7.1.3.2. 仮想ワイヤーチャネル
7.5. レジスター x
7.5.1. Avalon® -MMインターフェイスのアクセス可能なレジスター 7.5.2. eSPIインターフェイスのアクセス可能なレジスター
7.5.1. Avalon® -MMインターフェイスのアクセス可能なレジスター x
7.5.1.1. Status Register 7.5.1.2. Control Register 7.5.1.3. Error Register
7.5.2. eSPIインターフェイスのアクセス可能なレジスター x
7.5.2.1. eSPIのStatus Register 7.5.2.2. Capabilities and Configurationレジスター
8. eSPI to LPCブリッジコア x
8.1. サポートされていないLPCの機能 8.2. IPのパラメーター 8.3. サポートされるIPクロック周波数 8.4. 機能の説明 8.5. インターフェイス信号 8.6. レジスター 8.7. eSPI to LPCブリッジコアの改訂履歴
8.4. 機能の説明 x
8.4.1. FIFOの実装 8.4.2. トランザクション順序の規則 8.4.3. eSPIコマンドからLPCサイクルタイプへの変換 8.4.4. SERIRQ割り込みイベント
8.6. レジスター x
8.6.1. Status Register 8.6.2. Error Register
9. イーサネットMDIOコア x
9.1. コアの概要 9.2. 機能の説明 9.3. パラメーター 9.4. コンフィグレーション・レジスター 9.5. インターフェイス信号 9.6. イーサネットMDIOコアの改訂履歴
9.2. 機能の説明 x
9.2.1. MDIOフレームの形式 (第45項) 9.2.2. MDIOクロックの生成 9.2.3. インターフェイス 9.2.4. オペレーション
9.2.4. オペレーション x
9.2.4.1. 書き込み操作 9.2.4.2. 読み出し操作
10. インテルFPGA 16550互換UARTコア x
10.1. コアの概要 10.2. 機能の説明 10.3. ソフトウェアのプログラミング・モデル 10.4. アドレスマップとレジスターの説明 10.5. インテルFPGA 16550互換UARTコアの改訂履歴
10.2. 機能の説明 x
10.2.1. サポートされない機能 10.2.2. インターフェイス 10.2.3. 基本的なアーキテクチャー 10.2.4. 16550 UARTの基本的なプログラミング・フロー・チャート 10.2.5. コンフィグレーション・パラメーター 10.2.6. DMAのサポート 10.2.7. FPGAリソース使用率 10.2.8. タイミングとFmax 10.2.9. Avalon® -MMスレーブ 10.2.10. オーバーラン/アンダーラン状態 10.2.11. ハードウェア自動フロー制御 10.2.12. クロックとボーレートの選択
10.2.9. Avalon® -MMスレーブ x
10.2.9.1. 読み出し動作 10.2.9.2. 書き込み動作
10.2.10. オーバーラン/アンダーラン状態 x
10.2.10.1. オーバーラン 10.2.10.2. 受信オーバーランでの動作 10.2.10.3. 送信オーバーランでの動作 10.2.10.4. アンダーラン
10.3. ソフトウェアのプログラミング・モデル x
10.3.1. 概要 10.3.2. サポートされる機能 10.3.3. サポートされない機能 10.3.4. コンフィグレーション 10.3.5. 16550 UARTのAPI 10.3.6. ドライバー例
10.3.5. 16550 UARTのAPI x
10.3.5.1. パブリックAPI 10.3.5.2. プライベートAPI 10.3.5.3. UARTデバイスの構造
10.4. アドレスマップとレジスターの説明 x
10.4.1. rbr_thr_dll 10.4.2. ier_dlh 10.4.3. iir 10.4.4. fcr 10.4.5. lcr 10.4.6. mcr 10.4.7. lsr 10.4.8. msr 10.4.9. scr 10.4.10. afr 10.4.11. tx_low
11. UARTコア x
11.1. コアの概要 11.2. 機能の説明 11.3. コアのインスタンス化 11.4. ソフトウェアのプログラミング・モデル 11.5. UARTコアの改訂履歴
11.2. 機能の説明 x
11.2.1. Avalon® -MMスレーブ・インターフェイスとレジスター 11.2.2. RS-232インターフェイス 11.2.3. トランスミッター・ロジック 11.2.4. レシーバーロジック 11.2.5. ボーレートの生成
11.3. コアのインスタンス化 x
11.3.1. コンフィグレーション設定
11.3.1. コンフィグレーション設定 x
11.3.1.1. ボーレートのオプション 11.3.1.2. ボーレート (bps) の設定 11.3.1.3. Baud Rate Can Be Changed By Softwareの設定 11.3.1.4. データビット、ストップビット、パリティー 11.3.1.5. シンクロナイザーのステージ 11.3.1.6. ストリーミング・データ (DMA) の制御
11.3.1.6. ストリーミング・データ (DMA) の制御 x
11.3.1.6.1. End-of-Packetレジスターの含有
11.4. ソフトウェアのプログラミング・モデル x
11.4.1. HALシステム・ライブラリーのサポート 11.4.2. ソフトウェア・ファイル 11.4.3. レジスターマップ 11.4.4. 割り込み動作
11.4.1. HALシステム・ライブラリーのサポート x
11.4.1.1. ドライバーのオプション: 高速実装と小型実装 11.4.1.2. ioctl() の操作 11.4.1.3. 制限
11.4.1.1. ドライバーのオプション: 高速実装と小型実装 x
11.4.1.1.1. UARTのAPI 11.4.1.1.2. UARTデバイスの構造
11.4.3. レジスターマップ x
11.4.3.1. rxdataレジスター 11.4.3.2. txdataレジスター 11.4.3.3. statusレジスター 11.4.3.4. controlレジスター 11.4.3.5. divisorレジスター (オプション) 11.4.3.6. endofpacketレジスター (オプション)
12. JTAG UARTコア x
12.1. コアの概要 12.2. 機能の説明 12.3. コンフィグレーション 12.4. ソフトウェアのプログラミング・モデル 12.5. JTAG UARTコアの改訂履歴
12.2. 機能の説明 x
12.2.1. Avalon® スレーブ・インターフェイスとレジスター 12.2.2. 読み出しFIFOと書き込みFIFO 12.2.3. JTAGインターフェイス 12.2.4. ホストとターゲット間の接続
12.3. コンフィグレーション x
12.3.1. コンフィグレーション・ページ
12.3.1. コンフィグレーション・ページ x
12.3.1.1. 書き込みFIFOの設定 12.3.1.2. 読み出しFIFOの設定
12.4. ソフトウェアのプログラミング・モデル x
12.4.1. HALシステム・ライブラリーのサポート 12.4.2. ソフトウェア・ファイル 12.4.3. ホストPCを介したJTAG UARTコアへのアクセス 12.4.4. レジスターマップ 12.4.5. 割り込み動作
12.4.1. HALシステム・ライブラリーのサポート x
12.4.1.1. ドライバーのオプション: 高速実装と小型実装 12.4.1.2. ioctl() の操作
12.4.4. レジスターマップ x
12.4.4.1. Dataレジスター 12.4.4.2. Controlレジスター
13. インテル FPGA Avalon® Mailboxコア x
13.1. コアの概要 13.2. 機能の説明 13.3. インターフェイス 13.4. HALドライバー 13.5. インテル FPGA Avalon® Mailboxコアの改訂履歴
13.2. 機能の説明 x
13.2.1. メッセージの送信および取得プロセス 13.2.2. コンポーネントのレジスターマップ
13.2.2. コンポーネントのレジスターマップ x
13.2.2.1. Commandレジスター 13.2.2.2. Pointerレジスター 13.2.2.3. Statusレジスター 13.2.2.4. Interrupt Maskingレジスター
13.3. インターフェイス x
13.3.1. コンポーネントのインターフェイス 13.3.2. コンポーネントのパラメーター化
13.4. HALドライバー x
13.4.1. 機能の説明
13.4.1. 機能の説明 x
13.4.1.1. コンポーネントのコンフィグレーション 13.4.1.2. ドライバーの実装 13.4.1.3. サンプルドライバー
13.4.1.1. コンポーネントのコンフィグレーション x
13.4.1.1.1. 割り込みモード 13.4.1.1.2. ポーリングモード
14. インテル FPGA Avalon® ミューテックス・コア x
14.1. コアの概要 14.2. 機能の説明 14.3. コンフィグレーション 14.4. ソフトウェアのプログラミング・モデル 14.5. ミューテックスのAPI 14.6. インテル FPGA Avalon® ミューテックス・コアの改訂履歴
14.4. ソフトウェアのプログラミング・モデル x
14.4.1. ソフトウェア・ファイル 14.4.2. ハードウェア・アクセス・ルーチン
14.5. ミューテックスのAPI x
14.5.1. altera_avalon_mutex_is_mine() 14.5.2. altera_avalon_mutex_first_lock() 14.5.3. altera_avalon_mutex_lock() 14.5.4. altera_avalon_mutex_open() 14.5.5. altera_avalon_mutex_trylock() 14.5.6. altera_avalon_mutex_unlock()
15. インテル FPGA Avalon® I2C (Master) コア x
15.1. コアの概要 15.2. 機能の説明 15.3. コンフィグレーション・パラメーター 15.4. インターフェイス 15.5. レジスター 15.6. リセットおよびクロックの要件 15.7. 機能の説明 15.8. インテル FPGA Avalon® I2C (Master) コアのAPI 15.9. インテル FPGA Avalon® I2C (Master) コアの改訂履歴
15.2. 機能の説明 x
15.2.1. サポートされる機能 15.2.2. サポートされない機能
15.5. レジスター x
15.5.1. レジスターのメモリーマップ 15.5.2. レジスターの説明
15.5.2. レジスターの説明 x
15.5.2.1. Transfer Command FIFO (TFR_CMD) 15.5.2.2. Receive Data FIFO (RX_DATA) 15.5.2.3. Control Register (CTRL) 15.5.2.4. Interrupt Status Enable Register (ISER) 15.5.2.5. Interrupt Status Register (ISR) 15.5.2.6. Status Register (STATUS) 15.5.2.7. TFR CMD FIFO Level (TFR CMD FIFO LVL) 15.5.2.8. RX Data FIFO Level (RX Data FIFO LVL) 15.5.2.9. SCL Low Count (SCL LOW) 15.5.2.10. SCL High Count (SCL HIGH) 15.5.2.11. SDA Hold Count (SDA HOLD)
15.7. 機能の説明 x
15.7.1. 概要 15.7.2. TFT_CMDレジスターのコンフィグレーション例 15.7.3. I2Cのシリアル・インターフェイス接続 15.7.4. Avalon® -MMスレーブ・インターフェイス 15.7.5. Avalon® -STインターフェイス 15.7.6. プログラミング・モデル
15.7.2. TFT_CMDレジスターのコンフィグレーション例 x
15.7.2.1. 7ビットのアドレス指定モード 15.7.2.2. 10ビットのアドレス指定モード
15.7.2.1. 7ビットのアドレス指定モード x
15.7.2.1.1. マスター・トランスミッターによるスレーブレシーバーへの2バイトの書き込み 15.7.2.1.2. マスターレシーバーによるスレーブ・トランスミッターからの2バイトの読み出し 15.7.2.1.3. 複合形式 (マスターで1バイトを書き込み、方向を変更して2バイトを読み出し)
15.7.2.2. 10ビットのアドレス指定モード x
15.7.2.2.1. マスター・トランスミッターによるスレーブレシーバーへの2バイトの書き込み 15.7.2.2.2. マスターレシーバーによるスレーブ・トランスミッターからの2バイトの読み出し
15.8. インテル FPGA Avalon® I2C (Master) コアのAPI x
15.8.1. オプションのステータス取得API
16. インテル FPGA I2C Slave to Avalon® -MM Master Bridgeコア x
16.1. コアの概要 16.2. 機能の説明 16.3. プラットフォーム・デザイナーのパラメーター 16.4. 信号 16.5. ブリッジのI2CデータとI2C I/OポートをI2Cインターフェイスに変換する方法 16.6. インテル FPGA I2C Slave to Avalon® -MM Master Bridgeコアの改訂履歴
16.2. 機能の説明 x
16.2.1. ブロック図 16.2.2. Nバイトのアドレス指定 16.2.3. Nバイトのアドレス指定とNビットのアドレス・スティーリング 16.2.4. 読み出し動作 16.2.5. 書き込み動作 16.2.6. 複数のマスターとの通信
16.2.4. 読み出し動作 x
16.2.4.1. ランダムなアドレスの読み出し 16.2.4.2. シーケンシャルなアドレスの読み出し 16.2.4.3. 現在のアドレスの読み出し
17. インテルFPGA Avalon® コンパクト・フラッシュ・コア x
17.1. コアの概要 17.2. 機能の説明 17.3. 必要な接続 17.4. ソフトウェアのプログラミング・モデル 17.5. インテル FPGA Avalon® コンパクト・フラッシュ・コアの改訂履歴
17.4. ソフトウェアのプログラミング・モデル x
17.4.1. HALシステム・ライブラリーのサポート 17.4.2. ソフトウェア・ファイル 17.4.3. レジスターマップ
17.4.3. レジスターマップ x
17.4.3.1. Ideレジスター 17.4.3.2. Ctlレジスター 17.4.3.3. Cfctlレジスター 17.4.3.4. idectlレジスター
18. EPCS/EPCQAシリアル・フラッシュ・コントローラー・コア x
18.1. コアの概要 18.2. 機能の説明 18.3. コンフィグレーション 18.4. インターフェイス信号 18.5. ソフトウェアのプログラミング・モデル 18.6. ドライバーのAPI 18.7. EPCS/EPCQAシリアル・フラッシュ・コントローラー・コアの改訂履歴
18.2. 機能の説明 x
18.2.1. Avalon® -MMスレーブ・インターフェイスとレジスター
18.5. ソフトウェアのプログラミング・モデル x
18.5.1. HALシステム・ライブラリーのサポート 18.5.2. ソフトウェア・ファイル
19. インテルFPGAシリアル・フラッシュ・コントローラー・コア x
19.1. パラメーター 19.2. レジスター 19.3. Nios® IIツールのサポート 19.4. ドライバーのAPI 19.5. インテルFPGAシリアル・フラッシュ・コントローラー・コアの改訂履歴
19.1. パラメーター x
19.1.1. コンフィグレーションのデバイスタイプ 19.1.2. I/Oモード 19.1.3. チップセレクト 19.1.4. インターフェイス信号
19.2. レジスター x
19.2.1. レジスターのメモリーマップ 19.2.2. レジスターの説明
19.2.2. レジスターの説明 x
19.2.2.1. FLASH_RD_STATUS 19.2.2.2. FLASH_RD_SID 19.2.2.3. FLASH_RD_RDID 19.2.2.4. FLASH_MEM_OP 19.2.2.5. FLASH_ISR 19.2.2.6. FLASH_IMR 19.2.2.7. FLASH_CHIP_SELECT
19.2.2.4. FLASH_MEM_OP x
19.2.2.4.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ
19.2.2.4.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ x
19.2.2.4.1.1. セクター保護 19.2.2.4.1.2. セクター消去
19.3. Nios® IIツールのサポート x
19.3.1. フラッシュからの Nios® IIの起動 19.3.2. Nios® II HALドライバー
19.3.1. フラッシュからの Nios® IIの起動 x
19.3.1.1. ブートコピアー使用時におけるフラッシュメモリーのマップと Nios® IIリセットベクトルの設定 19.3.1.2. ブート・コピアー・ファイル 19.3.1.3. Nios® II SBTでブートコピアーを追加する場合 19.3.1.4. HEXプログラミング・ファイルの作成 19.3.1.5. フラッシュのプログラミング 19.3.1.6. カスタム・ブート・コピアー 19.3.1.7. インプレース実行
20. インテルFPGAシリアル・フラッシュ・コントローラーIIコア x
20.1. パラメーター 20.2. レジスター 20.3. Nios® IIツールのサポート 20.4. ドライバーのAPI 20.5. インテルFPGAシリアル・フラッシュ・コントローラーIIコアの改訂履歴
20.1. パラメーター x
20.1.1. コンフィグレーションのデバイスタイプ 20.1.2. I/Oモード 20.1.3. チップセレクト 20.1.4. インターフェイス信号
20.2. レジスター x
20.2.1. レジスターのメモリーマップ 20.2.2. レジスターの説明
20.2.2. レジスターの説明 x
20.2.2.1. FLASH_RD_STATUS 20.2.2.2. FLASH_RD_RDID 20.2.2.3. FLASH_MEM_OP 20.2.2.4. FLASH_CHIP_SELECT 20.2.2.5. EPCQ_FLAG_STATUS 20.2.2.6. DEVICE_ID_DATA_x
20.2.2.3. FLASH_MEM_OP x
20.2.2.3.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ
20.2.2.3.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ x
20.2.2.3.1.1. セクター保護 20.2.2.3.1.2. セクター消去
20.3. Nios® IIツールのサポート x
20.3.1. フラッシュからの Nios® IIの起動 20.3.2. Nios® II HALドライバー
20.3.1. フラッシュからの Nios® IIの起動 x
20.3.1.1. ブートコピアー使用時におけるフラッシュメモリーのマップと Nios® IIリセットベクトルの設定 20.3.1.2. ブート・コピアー・ファイル 20.3.1.3. Nios® II SBTでブートコピアーを追加する場合 20.3.1.4. HEXプログラミング・ファイルの作成 20.3.1.5. フラッシュのプログラミング 20.3.1.6. カスタム・ブート・コピアー 20.3.1.7. インプレース実行
21. インテルFPGA汎用クアッドSPIコントローラー・コア x
21.1. パラメーター 21.2. レジスター 21.3. Nios® IIツールのサポート 21.4. ドライバーのAPI 21.5. インテルFPGA汎用クアッドSPIコントローラー・コアの改訂履歴
21.1. パラメーター x
21.1.1. コンフィグレーションのデバイスタイプ 21.1.2. I/Oモード 21.1.3. チップセレクト 21.1.4. インターフェイス信号
21.2. レジスター x
21.2.1. レジスターのメモリーマップ 21.2.2. レジスターの説明
21.2.2. レジスターの説明 x
21.2.2.1. FLASH_RD_STATUS 21.2.2.2. FLASH_RD_SID 21.2.2.3. FLASH_RD_RDID 21.2.2.4. FLASH_MEM_OP 21.2.2.5. FLASH_ISR 21.2.2.6. FLASH_IMR 21.2.2.7. FLASH_CHIP_SELECT
21.2.2.4. FLASH_MEM_OP x
21.2.2.4.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ
21.2.2.4.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ x
21.2.2.4.1.1. セクター保護 21.2.2.4.1.2. セクター消去
21.3. Nios® IIツールのサポート x
21.3.1. Nios® II HALドライバー
22. インテルFPGA汎用クアッドSPIコントローラーIIコア x
22.1. パラメーター 22.2. レジスター 22.3. Nios® IIツールのサポート 22.4. ドライバーのAPI 22.5. インテルFPGA汎用クアッドSPIコントローラーIIコアの改訂履歴
22.1. パラメーター x
22.1.1. コンフィグレーションのデバイスタイプ 22.1.2. I/Oモード 22.1.3. チップセレクト 22.1.4. インターフェイス信号
22.2. レジスター x
22.2.1. レジスターのメモリーマップ 22.2.2. レジスターの説明
22.2.2. レジスターの説明 x
22.2.2.1. FLASH_RD_STATUS 22.2.2.2. FLASH_RD_RDID 22.2.2.3. FLASH_MEM_OP 22.2.2.4. FLASH_CHIP_SELECT 22.2.2.5. EPCQ_FLAG_STATUS 22.2.2.6. DEVICE_ID_DATA_x
22.2.2.3. FLASH_MEM_OP x
22.2.2.3.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ
22.2.2.3.1. セクター保護およびセクター消去コマンドにおける有効なセクターの組み合わせ x
22.2.2.3.1.1. セクター保護 22.2.2.3.1.2. セクター消去
22.3. Nios® IIツールのサポート x
22.3.1. Nios® II HALドライバー
23. インターバル・タイマー・コア x
23.1. コアの概要 23.2. 機能の説明 23.3. コンフィグレーション 23.4. ソフトウェアのプログラミング・モデル 23.5. インターバル・タイマー・コアのAPI 23.6. インターバル・タイマー・コアの改訂履歴
23.2. 機能の説明 x
23.2.1. Avalon® -MMスレーブ・インターフェイス
23.3. コンフィグレーション x
23.3.1. タイムアウト周期 23.3.2. カウンターサイズ 23.3.3. ハードウェアのオプション 23.3.4. タイマーをウォッチドッグ・タイマーとしてコンフィグレーション
23.4. ソフトウェアのプログラミング・モデル x
23.4.1. HALシステム・ライブラリーのサポート 23.4.2. ソフトウェア・ファイル 23.4.3. レジスターマップ 23.4.4. 割り込み動作
24. インテルFPGA Avalon FIFOメモリーコア x
24.1. コアの概要 24.2. 機能の説明 24.3. コンフィグレーション 24.4. ソフトウェアのプログラミング・モデル 24.5. インテルFPGA Avalon FIFOメモリーでのプログラミング 24.6. インテルFPGA Avalon FIFOメモリーのAPI 24.7. インテルFPGA Avalon FIFOメモリーコアの改訂履歴
24.2. 機能の説明 x
24.2.1. Avalon® -MM書き込みスレーブから Avalon® -MM読み出しスレーブ 24.2.2. Avalon® -STシンクから Avalon® -STソース 24.2.3. Avalon® -MM書き込みスレーブから Avalon® -STソース 24.2.4. Avalon® -STシンクから Avalon® -MM読み出しスレーブ 24.2.5. ステータス・インターフェイス 24.2.6. クロックモード
24.3. コンフィグレーション x
24.3.1. FIFOの設定 24.3.2. インターフェイスのパラメーター 24.3.3. インターフェイス信号
24.4. ソフトウェアのプログラミング・モデル x
24.4.1. HALシステム・ライブラリーのサポート 24.4.2. ソフトウェア・ファイル
24.5. インテルFPGA Avalon FIFOメモリーでのプログラミング x
24.5.1. ソフトウェア制御 24.5.2. ソフトウェア例
24.6. インテルFPGA Avalon FIFOメモリーのAPI x
24.6.1. altera_avalon_fifo_init() 24.6.2. altera_avalon_fifo_read_status() 24.6.3. altera_avalon_fifo_read_ienable() 24.6.4. altera_avalon_fifo_read_almostfull() 24.6.5. altera_avalon_fifo_read_almostempty() 24.6.6. altera_avalon_fifo_read_event() 24.6.7. altera_avalon_fifo_read_level() 24.6.8. altera_avalon_fifo_clear_event() 24.6.9. altera_avalon_fifo_write_ienable() 24.6.10. altera_avalon_fifo_write_almostfull() 24.6.11. altera_avalon_fifo_write_almostempty() 24.6.12. altera_avalon_write_fifo() 24.6.13. altera_avalon_write_other_info() 24.6.14. altera_avalon_fifo_read_fifo() 24.6.15. altera_avalon_fifo_read_other_info()
25. オンチップメモリー (RAMおよびROM) コア x
25.1. コアの概要 25.2. オンチップメモリーのコンポーネント・レベルのデザイン 25.3. オンチップメモリーのプラットフォーム・デザイナー・システム・レベルのデザイン 25.4. オンチップメモリーのシミュレーション 25.5. オンチップメモリーの インテル® Quartus® Primeプロジェクト・レベルのデザイン 25.6. オンチップメモリーのボードレベル・デザイン 25.7. オンチップメモリーを使用するデザイン例 25.8. オンチップメモリー (RAMおよびROM) コアの改訂履歴
25.2. オンチップメモリーのコンポーネント・レベルのデザイン x
25.2.1. メモリータイプ 25.2.2. サイズ 25.2.3. 読み出しレイテンシー 25.2.4. ROM/RAMメモリーの保護 25.2.5. ECCパラメーター 25.2.6. メモリーの初期化
26. Optrex 16207 LCDコントローラー・コア x
26.1. コアの概要 26.2. 機能の説明 26.3. ソフトウェアのプログラミング・モデル 26.4. Optrex 16207 LCDコントローラー・コアの改訂履歴
26.3. ソフトウェアのプログラミング・モデル x
26.3.1. HALシステム・ライブラリーのサポート 26.3.2. LCDへの文字の表示 26.3.3. ソフトウェア・ファイル 26.3.4. レジスターマップ 26.3.5. 割り込み動作
27. PIOコア x
27.1. コアの概要 27.2. 機能の説明 27.3. コンフィグレーション例 27.4. コンフィグレーション 27.5. ソフトウェアのプログラミング・モデル 27.6. PIOコアの改訂履歴
27.2. 機能の説明 x
27.2.1. データの入力および出力 27.2.2. エッジのキャプチャー 27.2.3. IRQの生成
27.3. コンフィグレーション例 x
27.3.1. Avalon® -MMインターフェイス
27.4. コンフィグレーション x
27.4.1. 基本的な設定 27.4.2. 入力オプション 27.4.3. シミュレーション
27.4.1. 基本的な設定 x
27.4.1.1. 幅 27.4.1.2. 方向 27.4.1.3. 出力ポートのリセット値 27.4.1.4. 出力レジスター
27.4.2. 入力オプション x
27.4.2.1. エッジ・キャプチャー・レジスター 27.4.2.2. 割り込み
27.5. ソフトウェアのプログラミング・モデル x
27.5.1. ソフトウェア・ファイル 27.5.2. レジスターマップ 27.5.3. 割り込み動作 27.5.4. ソフトウェア・ファイル
27.5.2. レジスターマップ x
27.5.2.1. dataレジスター 27.5.2.2. directionレジスター 27.5.2.3. interruptmaskレジスター 27.5.2.4. edgecaptureレジスター 27.5.2.5. outsetおよびoutclearレジスター
28. PLLコア x
28.1. コアの概要 28.2. 機能の説明 28.3. Avalon® ALTPLLコアのインスタンス化 28.4. PLLコアのインスタンス化 28.5. ハードウェア・シミュレーションに関する考慮事項 28.6. レジスターの定義とビットリスト 28.7. PLLコアの改訂履歴
28.2. 機能の説明 x
28.2.1. ALTPLL IPコア 28.2.2. クロック出力 28.2.3. PLLのステータス信号とコントロール信号 28.2.4. システムリセットに関する考慮事項
28.6. レジスターの定義とビットリスト x
28.6.1. Statusレジスター 28.6.2. Controlレジスター 28.6.3. Phase Reconfig Controlレジスター
29. DMAコントローラー・コア x
29.1. コアの概要 29.2. 機能の説明 29.3. パラメーター 29.4. ソフトウェアのプログラミング・モデル 29.5. DMAコントローラー・コアの改訂履歴
29.2. 機能の説明 x
29.2.1. DMAトランザクションの設定 29.2.2. マスターの読み出しポートと書き込みポート 29.2.3. アドレス指定とアドレス・インクリメント
29.3. パラメーター x
29.3.1. DMAのパラメーター (基本) 29.3.2. 高度なオプション
29.4. ソフトウェアのプログラミング・モデル x
29.4.1. HALシステム・ライブラリーのサポート 29.4.2. ソフトウェア・ファイル 29.4.3. レジスターマップ 29.4.4. 割り込み動作
30. Modular Scatter-Gather DMAコア x
30.1. コアの概要 30.2. 機能の説明 30.3. mSGDMAのインターフェイスとパラメーター 30.4. mSGDMAの記述子 30.5. mSGDMAのレジスターマップ 30.6. プログラミング・モデル 30.7. Modular Scatter-Gather DMA Prefetcherコア 30.8. ドライバーの実装 30.9. mSGDMAコアを使用するコード例 30.10. Modular Scatter-Gather DMAコアの改訂履歴
30.3. mSGDMAのインターフェイスとパラメーター x
30.3.1. インターフェイス 30.3.2. mSGDMAのパラメーター・エディター
30.3.1. インターフェイス x
30.3.1.1. 記述子のスレーブポート 30.3.1.2. コントロールおよびステータスレジスターのスレーブポート 30.3.1.3. 応答ポート 30.3.1.4. パラメーター
30.4. mSGDMAの記述子 x
30.4.1. 読み出しおよび書き込みのAddressフィールド 30.4.2. Lengthフィールド 30.4.3. Sequence Numberフィールド 30.4.4. 読み出しおよび書き込みのBurst Countフィールド 30.4.5. 読み出しおよび書き込みのStrideフィールド 30.4.6. Controlフィールド
30.5. mSGDMAのレジスターマップ x
30.5.1. Statusレジスター 30.5.2. Controlレジスター 30.5.3. Write Fill Levelレジスター 30.5.4. Read Fill Levelレジスター 30.5.5. Response Fill Levelレジスター 30.5.6. Write Sequence Numberレジスター 30.5.7. Read Sequence Numberレジスター 30.5.8. Component Configuration 1レジスター 30.5.9. Component Configuration 2レジスター 30.5.10. Component Typeレジスター 30.5.11. Component Versionレジスター
30.6. プログラミング・モデル x
30.6.1. Stop DMAの操作 30.6.2. Stop Descriptorの操作 30.6.3. エラーでの停止および早期終了での停止からの回復
30.7. Modular Scatter-Gather DMA Prefetcherコア x
30.7.1. 機能の説明
30.7.1. 機能の説明 x
30.7.1.1. サポートされる機能 30.7.1.2. アーキテクチャーの概要 30.7.1.3. 記述子の形式 30.7.1.4. レジスター 30.7.1.5. インターフェイス 30.7.1.6. ソフトウェアのプログラミング・モデル 30.7.1.7. パラメーター
30.7.1.3. 記述子の形式 x
30.7.1.3.1. 記述子のフィールドの定義 30.7.1.3.2. 記述子の処理
30.7.1.4. レジスター x
30.7.1.4.1. レジスターマップ 30.7.1.4.2. Controlレジスター 30.7.1.4.3. Descriptor Polling Frequency 30.7.1.4.4. Status
30.7.1.5. インターフェイス x
30.7.1.5.1. Avalon® -MM読み出し記述子 30.7.1.5.2. Avalon® -MM書き込み記述子 30.7.1.5.3. Avalon® -MMのCSR 30.7.1.5.4. Avalon® -ST記述子ソース 30.7.1.5.5. Avalon® -ST応答 30.7.1.5.6. IRQインターフェイス
30.7.1.6. ソフトウェアのプログラミング・モデル x
30.7.1.6.1. 記述子の設定とmSGDMAのコンフィグレーション・フロー 30.7.1.6.2. Prefetcherコアのリセットフロー
30.8. ドライバーの実装 x
30.8.1. alt_msgdma_standard_descriptor_async_transfer 30.8.2. alt_msgdma_extended_descriptor_async_transfer 30.8.3. alt_msgdma_descriptor_async_transfer 30.8.4. alt_msgdma_standard_descriptor_sync_transfer 30.8.5. alt_msgdma_extended_descriptor_sync_transfer 30.8.6. alt_msgdma_descriptor_sync_transfer 30.8.7. alt_msgdma_construct_standard_st_to_mm_descriptor 30.8.8. alt_msgdma_construct_standard_mm_to_st_descriptor 30.8.9. alt_msgdma_construct_standard_mm_to_mm_descriptor 30.8.10. alt_msgdma_construct_standard_descriptor 30.8.11. alt_msgdma_construct_extended_st_to_mm_descriptor 30.8.12. alt_msgdma_construct_extended_mm_to_st_descriptor 30.8.13. alt_msgdma_construct_extended_mm_to_mm_descriptor 30.8.14. alt_msgdma_construct_extended_descriptor 30.8.15. alt_msgdma_register_callback 30.8.16. alt_msgdma_open 30.8.17. alt_msgdma_write_standard_descriptor 30.8.18. alt_msgdma_write_extended_descriptor 30.8.19. alt_msgdma_init 30.8.20. alt_msgdma_irq
31. Scatter-Gather DMAコントローラー・コア x
31.1. コアの概要 31.2. リソース使用率とパフォーマンス 31.3. 機能の説明 31.4. パラメーター 31.5. シミュレーションに関する考慮事項 31.6. ソフトウェアのプログラミング・モデル 31.7. SG-DMAコントローラーでのプログラミング 31.8. Scatter-Gather DMAコントローラー・コアの改訂履歴
31.1. コアの概要 x
31.1.1. システム例 31.1.2. SG-DMAコントローラー・コアとDMAコントローラー・コアの比較
31.3. 機能の説明 x
31.3.1. 機能ブロックとコンフィグレーション 31.3.2. DMAの記述子 31.3.3. エラー条件
31.6. ソフトウェアのプログラミング・モデル x
31.6.1. HALシステム・ライブラリーのサポート 31.6.2. ソフトウェア・ファイル 31.6.3. レジスターマップ 31.6.4. DMAの記述子 31.6.5. タイムアウト
31.7. SG-DMAコントローラーでのプログラミング x
31.7.1. データ構造 31.7.2. SG-DMAのAPI 31.7.3. alt_avalon_sgdma_do_async_transfer() 31.7.4. alt_avalon_sgdma_do_sync_transfer() 31.7.5. alt_avalon_sgdma_construct_mem_to_mem_desc() 31.7.6. alt_avalon_sgdma_construct_stream_to_mem_desc() 31.7.7. alt_avalon_sgdma_construct_mem_to_stream_desc() 31.7.8. alt_avalon_sgdma_enable_desc_poll() 31.7.9. alt_avalon_sgdma_disable_desc_poll() 31.7.10. alt_avalon_sgdma_check_descriptor_status() 31.7.11. alt_avalon_sgdma_register_callback() 31.7.12. alt_avalon_sgdma_start() 31.7.13. alt_avalon_sgdma_stop() 31.7.14. alt_avalon_sgdma_open()
32. SDRAMコントローラー・コア x
32.1. コアの概要 32.2. 機能の説明 32.3. コンフィグレーション 32.4. ハードウェア・シミュレーションに関する考慮事項 32.5. コンフィグレーション例 32.6. ソフトウェアのプログラミング・モデル 32.7. クロック、PLL、およびタイミングに関する考慮事項 32.8. SDRAMコントローラー・コアの改訂履歴
32.2. 機能の説明 x
32.2.1. Avalon® -MMインターフェイス 32.2.2. オフチップSDRAMインターフェイス 32.2.3. ボードレイアウトおよびピン配置に関する考慮事項 32.2.4. パフォーマンスに関する考慮事項
32.2.2. オフチップSDRAMインターフェイス x
32.2.2.1. 信号のタイミングと電気的特性 32.2.2.2. クロックとデータ信号の同期 32.2.2.3. クロック・ディスエーブル・モードのサポート 32.2.2.4. 他の Avalon® -MMトライステート・デバイスとのピンの共有
32.2.4. パフォーマンスに関する考慮事項 x
32.2.4.1. オープン行の管理 32.2.4.2. データピンとアドレスピンの共有 32.2.4.3. ハードウェアのデザインとターゲットデバイス
32.3. コンフィグレーション x
32.3.1. Memory Profileページ 32.3.2. Timingページ
32.4. ハードウェア・シミュレーションに関する考慮事項 x
32.4.1. SDRAMコントローラーのシミュレーション・モデル 32.4.2. SDRAMのメモリーモデル
32.4.2. SDRAMのメモリーモデル x
32.4.2.1. 汎用メモリーモデルを使用する場合 32.4.2.2. SDRAMメーカーのメモリーモデルを使用する場合
32.7. クロック、PLL、およびタイミングに関する考慮事項 x
32.7.1. SDRAMのタイミングに影響する要因 32.7.2. 調整されていないPLLにおける現象 32.7.3. 有効な信号ウィンドウの見積もり 32.7.4. 計算例
33. トライステートSDRAMコア x
33.1. コアの概要 33.2. 機能の説明 33.3. コンフィグレーション・パラメーター 33.4. インターフェイス 33.5. リセット要件とクロック要件 33.6. アーキテクチャー 33.7. インテルSDRAMトライステート・コントローラー・コアの改訂履歴
33.2. 機能の説明 x
33.2.1. ブロック図
33.3. コンフィグレーション・パラメーター x
33.3.1. Memory Profileページ 33.3.2. Timingページ
33.6. アーキテクチャー x
33.6.1. Avalon® -MMのスレーブ・インターフェイスとCSR 33.6.2. ブロックレベルの使用モデル
34. Video Sync GeneratorコアとPixel Converterコア x
34.1. コアの概要 34.2. Video Sync Generator 34.3. Pixel Converter 34.4. ハードウェア・シミュレーションに関する考慮事項 34.5. Video Sync GeneratorコアとPixel Converterコアの改訂履歴
34.2. Video Sync Generator x
34.2.1. 機能の説明 34.2.2. パラメーター 34.2.3. 信号 34.2.4. タイミング図
34.3. Pixel Converter x
34.3.1. 機能の説明 34.3.2. パラメーター 34.3.3. 信号
35. インテル FPGA Interrupt Latency Counterコア x
35.1. コアの概要 35.2. 機能の説明 35.3. コンポーネント・インターフェイス 35.4. コンポーネントのパラメーター化 35.5. ソフトウェア・アクセス 35.6. 実装の詳細 35.7. IPに関する注意 35.8. インテルFPGA Interrupt Latency Counterコアの改訂履歴
35.2. 機能の説明 x
35.2.1. Avalon® -MMに準拠するCSRレジスター 35.2.2. 32ビット・カウンター 35.2.3. 割り込み検出器
35.2.1. Avalon® -MMに準拠するCSRレジスター x
35.2.1.1. Controlレジスター 35.2.1.2. Frequencyレジスター 35.2.1.3. Counter Stopレジスター 35.2.1.4. Latency Dataレジスター 35.2.1.5. Data Validレジスター 35.2.1.6. IRQ Activeレジスター
35.5. ソフトウェア・アクセス x
35.5.1. レベル・センシティブ割り込みのルーチン 35.5.2. エッジ/パルス・センシティブ割り込みのルーチン
35.6. 実装の詳細 x
35.6.1. Interrupt Latency Counterのアーキテクチャー
36. パフォーマンス・カウンター・ユニット・コア x
36.1. コアの概要 36.2. 機能の説明 36.3. コンフィグレーション 36.4. ハードウェア・シミュレーションに関する考慮事項 36.5. ソフトウェアのプログラミング・モデル 36.6. パフォーマンス・カウンターのAPI 36.7. パフォーマンス・カウンター・コアの改訂履歴
36.2. 機能の説明 x
36.2.1. セクションのカウンター 36.2.2. グローバルカウンター 36.2.3. レジスターマップ 36.2.4. システムリセット
36.3. コンフィグレーション x
36.3.1. カウンターの定義 36.3.2. 複数のクロックドメインに関する考慮事項
36.5. ソフトウェアのプログラミング・モデル x
36.5.1. ソフトウェア・ファイル 36.5.2. パフォーマンス・カウンターの使用 36.5.3. 割り込み動作
36.6. パフォーマンス・カウンターのAPI x
36.6.1. PERF_RESET() 36.6.2. PERF_START_MEASURING() 36.6.3. PERF_STOP_MEASURING() 36.6.4. PERF_BEGIN() 36.6.5. PERF_END() 36.6.6. perf_print_formatted_report() 36.6.7. perf_get_total_time() 36.6.8. perf_get_section_time() 36.6.9. perf_get_num_starts() 36.6.10. alt_get_cpu_freq()
37. ベクトル割り込みコントローラー・コア x
37.1. コアの概要 37.2. 機能の説明 37.3. レジスターマップ 37.4. パラメーター 37.5. インテルFPGA HALソフトウェア・プログラミング・モデル 37.6. プラットフォーム・デザイナーでのVICの実装 37.7. デザイン例 37.8. 高度な項目 37.9. ベクトル割り込みコントローラー・コアの改訂履歴
37.2. 機能の説明 x
37.2.1. 外部インターフェイス 37.2.2. 機能ブロック 37.2.3. VICコアのデイジーチェーン接続 37.2.4. レイテンシー情報
37.2.1. 外部インターフェイス x
37.2.1.1. clk 37.2.1.2. irq_input 37.2.1.3. interrupt_controller_out 37.2.1.4. interrupt_controller_in 37.2.1.5. csr_access
37.2.2. 機能ブロック x
37.2.2.1. 割り込み要求ブロック 37.2.2.2. 優先処理ブロック 37.2.2.3. ベクトル生成ブロック
37.5. インテルFPGA HALソフトウェア・プログラミング・モデル x
37.5.1. ソフトウェア・ファイル 37.5.2. マクロ 37.5.3. データ構造 37.5.4. VICのAPI 37.5.5. ランタイムの初期化 37.5.6. ボード・サポート・パッケージ
37.5.4. VICのAPI x
37.5.4.1. alt_vic_sw_interrupt_set() 37.5.4.2. alt_vic_sw_interrupt_clear() 37.5.4.3. alt_vic_sw_interrupt_status() 37.5.4.4. alt_vic_irq_set_level()
37.5.6. ボード・サポート・パッケージ x
37.5.6.1. altera_vic_driver.enable_preemption 37.5.6.2. altera_vic_driver.enable_preemption_into_new_register_set 37.5.6.3. altera_vic_driver.enable_preemption_rs_<n> 37.5.6.4. altera_vic_driver.linker_section 37.5.6.5. altera_vic_driver.<name>.vec_size 37.5.6.6. altera_vic_driver.<name>.irq<n>_rrs 37.5.6.7. altera_vic_driver.<name>.irq<n>_ril 37.5.6.8. altera_vic_driver.<name>.irq<n>_rnmi 37.5.6.9. RRSおよびRILのデフォルトの設定 37.5.6.10. インテルFPGA HALの実装に向けたVIC BSPのデザイン規則 37.5.6.11. RTOSに関する考慮事項
37.6. プラットフォーム・デザイナーでのVICの実装 x
37.6.1. VICハードウェアの追加 37.6.2. VIC向けソフトウェア
37.6.1. VICハードウェアの追加 x
37.6.1.1. EICインターフェイスのシャドー・レジスター・セットの追加 37.6.1.2. VICのインスタンス化、パラメーター化、および接続
37.6.1.2. VICのインスタンス化、パラメーター化、および接続 x
37.6.1.2.1. インスタンス化 37.6.1.2.2. パラメーター化 37.6.1.2.3. VICの接続
37.6.2. VIC向けソフトウェア x
37.6.2.1. alt_ic_isr_register() とalt_irq_register()
37.7. デザイン例 x
37.7.1. デザイン例の説明 37.7.2. 使用例 37.7.3. ソフトウェアの説明 37.7.4. ベクトルテーブルにおけるISRの配置 37.7.5. パフォーマンス・カウンターでのレイテンシー測定
37.7.4. ベクトルテーブルにおけるISRの配置 x
37.7.4.1. ベクトルテーブルのエントリーサイズの増加 37.7.4.2. ISRの非登録 37.7.4.3. ベクトルテーブルへのISRの挿入
37.8. 高度な項目 x
37.8.1. リアルタイムのレイテンシーに関する問題 37.8.2. ソフトウェア割り込み
37.8.1. リアルタイムのレイテンシーに関する問題 x
37.8.1.1. パイプライン・レイテンシー 37.8.1.2. 原因のレイテンシー 37.8.1.3. 選択のレイテンシー 37.8.1.4. ファネル・レイテンシー 37.8.1.5. コンパイラーに関連するレイテンシー
38. Avalon® -STデータ・パターン・ジェネレーター・コアとデータ・パターン・チェッカー・コア x
38.1. コアの概要 38.2. データ・パターン・ジェネレーター 38.3. データ・パターン・チェッカー 38.4. ハードウェア・シミュレーションに関する考慮事項 38.5. ソフトウェアのプログラミング・モデル 38.6. Avalon® -STデータ・パターン・ジェネレーター・コアとデータ・パターン・チェッカー・コアの改訂履歴
38.2. データ・パターン・ジェネレーター x
38.2.1. 機能の説明 38.2.2. コンフィグレーション
38.3. データ・パターン・チェッカー x
38.3.1. 機能の説明 38.3.2. コンフィグレーション
38.5. ソフトウェアのプログラミング・モデル x
38.5.1. レジスターマップ
39. Avalon® -STテスト・パターン・ジェネレーター・コアとテスト・パターン・チェッカー・コア x
39.1. コアの概要 39.2. リソース使用率とパフォーマンス 39.3. テスト・パターン・ジェネレーター 39.4. テスト・パターン・チェッカー 39.5. ハードウェア・シミュレーションに関する考慮事項 39.6. ソフトウェアのプログラミング・モデル 39.7. テスト・パターン・ジェネレーターのAPI 39.8. テスト・パターン・チェッカーのAPI 39.9. Avalon® -STテスト・パターン・ジェネレーター・コアとテスト・パターン・チェッカー・コアの改訂履歴
39.3. テスト・パターン・ジェネレーター x
39.3.1. 機能の説明 39.3.2. コンフィグレーション
39.4. テスト・パターン・チェッカー x
39.4.1. 機能の説明 39.4.2. コンフィグレーション
39.6. ソフトウェアのプログラミング・モデル x
39.6.1. HALシステム・ライブラリーのサポート 39.6.2. ソフトウェア・ファイル 39.6.3. レジスターマップ
39.7. テスト・パターン・ジェネレーターのAPI x
39.7.1. data_source_reset() 39.7.2. data_source_init() 39.7.3. data_source_get_id() 39.7.4. data_source_get_supports_packets() 39.7.5. data_source_get_num_channels() 39.7.6. data_source_get_symbols_per_cycle() 39.7.7. data_source_set_enable() 39.7.8. data_source_get_enable() 39.7.9. data_source_set_throttle() 39.7.10. data_source_get_throttle() 39.7.11. data_source_is_busy() 39.7.12. data_source_fill_level() 39.7.13. data_source_send_data()
39.8. テスト・パターン・チェッカーのAPI x
39.8.1. data_sink_reset() 39.8.2. data_sink_init() 39.8.3. data_sink_get_id() 39.8.4. data_sink_get_supports_packets() 39.8.5. data_sink_get_num_channels() 39.8.6. data_sink_get_symbols_per_cycle() 39.8.7. data_sink_set enable() 39.8.8. data_sink_get_enable() 39.8.9. data_sink_set_throttle() 39.8.10. data_sink_get_throttle() 39.8.11. data_sink_get_packet_count() 39.8.12. data_sink_get_symbol_count() 39.8.13. data_sink_get_error_count() 39.8.14. data_sink_get_exception() 39.8.15. data_sink_exception_is_exception() 39.8.16. data_sink_exception_has_data_error() 39.8.17. data_sink_exception_has_missing_sop() 39.8.18. data_sink_exception_has_missing_eop() 39.8.19. data_sink_exception_signalled_error() 39.8.20. data_sink_exception_channel()
40. システムIDペリフェラル・コア x
40.1. コアの概要 40.2. 機能の説明 40.3. コンフィグレーション 40.4. ソフトウェアのプログラミング・モデル 40.5. システムIDコアの改訂履歴
40.4. ソフトウェアのプログラミング・モデル x
40.4.1. alt_avalon_sysid_test()
41. Avalon® Packets to Transactions Converterコア x
41.1. コアの概要 41.2. 機能の説明 41.3. Avalon® Packets to Transactions Converterコアの改訂履歴
41.2. 機能の説明 x
41.2.1. インターフェイス 41.2.2. 動作
42. Avalon® -STマルチプレクサー・コアとデマルチプレクサー・コア x
42.1. コアの概要 42.2. マルチプレクサー 42.3. デマルチプレクサー 42.4. ハードウェア・シミュレーションに関する考慮事項 42.5. ソフトウェアのプログラミング・モデル 42.6. Avalon® -STマルチプレクサー・コアとデマルチプレクサー・コアの改訂履歴
42.1. コアの概要 x
42.1.1. リソース使用率とパフォーマンス
42.2. マルチプレクサー x
42.2.1. 機能の説明 42.2.2. パラメーター
42.3. デマルチプレクサー x
42.3.1. 機能の説明 42.3.2. パラメーター
43. Avalon® -ST Bytes to Packets ConverterコアとPackets to Bytes Converterコア x
43.1. コアの概要 43.2. 機能の説明 43.3. Avalon® -ST Bytes to Packets ConverterコアとPackets to Bytes Converterコアの改訂履歴
43.2. 機能の説明 x
43.2.1. インターフェイス 43.2.2. 動作 — Avalon® -ST Bytes to Packets Converterコア 43.2.3. 動作 - Avalon® -ST Packets to Bytes Converterコア
44. Avalon® -ST Delayコア x
44.1. コアの概要 44.2. 機能の説明 44.3. パラメーター 44.4. Avalon® -ST Delayコアの改訂履歴
44.2. 機能の説明 x
44.2.1. リセット 44.2.2. インターフェイス
45. Avalon® -STラウンド・ロビン・スケジューラー・コア x
45.1. コアの概要 45.2. パフォーマンスおよびリソース使用率 45.3. 機能の説明 45.4. パラメーター 45.5. Avalon® -STラウンド・ロビン・スケジューラー・コアの改訂履歴
45.3. 機能の説明 x
45.3.1. インターフェイス 45.3.2. 動作
46. Avalon® -ST Splitterコア x
46.1. コアの概要 46.2. 機能の説明 46.3. パラメーター 46.4. Avalon® -ST Splitterコアの改訂履歴
46.2. 機能の説明 x
46.2.1. バックプレッシャー 46.2.2. インターフェイス
47. Avalon® -MM DDR Memory Half Rate Bridgeコア x
47.1. コアの概要 47.2. リソース使用率とパフォーマンス 47.3. 機能の説明 47.4. プラットフォーム・デザイナーでのコアのインスタンス化 47.5. システム例 47.6. Avalon® -MM DDR Memory Half Rate Bridgeコアの改訂履歴
48. インテル FPGA GMII to RGMIIコンバーター・コア x
48.1. コアの概要 48.2. 機能の説明 48.3. パラメーター 48.4. インテル FPGA GMII to RGMIIコンバーター・コアのインターフェイス 48.5. 機能の説明 48.6. インテルFPGA HPS EMAC Interface Splitterコア 48.7. インテルFPGA GMII to RGMIIコンバーター・コアの改訂履歴
48.2. 機能の説明 x
48.2.1. サポートされる機能 48.2.2. サポートされない機能
48.3. パラメーター x
48.3.1. IPのコンフィグレーション・パラメーター
48.5. 機能の説明 x
48.5.1. アーキテクチャー
48.5.1. アーキテクチャー x
48.5.1.1. データパス 48.5.1.2. クロックスキーム
48.5.1.2. クロックスキーム x
48.5.1.2.1. 送信 48.5.1.2.2. 受信
48.6. インテルFPGA HPS EMAC Interface Splitterコア x
48.6.1. パラメーター
48.6.1. パラメーター x
48.6.1.1. システム情報パラメーター 48.6.1.2. HDLパラメーター 48.6.1.3. インターフェイス信号 48.6.1.4. レジスター 48.6.1.5. Avalon® -MMスレーブ・インターフェイス
48.6.1.4. レジスター x
48.6.1.4.1. レジスターのメモリーマップ 48.6.1.4.2. レジスターの説明
49. インテル FPGA MII to RMIIコンバーター・コア x
49.1. サポートされる機能 49.2. インターフェイス信号 49.3. パラメーター 49.4. 機能の説明 49.5. インテルFPGA MII to RMIIコンバーター・コアの改訂履歴
49.4. 機能の説明 x
49.4.1. クロックスキーム 49.4.2. 送信インターフェイス 49.4.3. 受信インターフェイス
50. インテルFPGA HPS GMII to TSE 1000BASE-X/SGMII PCSブリッジコア x
50.1. コアの概要 50.2. 機能の説明 50.3. コアのアーキテクチャー 50.4. コンフィグレーション・パラメーター 50.5. インターフェイス 50.6. レジスター 50.7. インテル FPGA HPS GMII to TSE 1000BASE-X/SGMII PCSブリッジコアの改訂履歴
50.2. 機能の説明 x
50.2.1. サポートされる機能
50.3. コアのアーキテクチャー x
50.3.1. データパス 50.3.2. クロックスキーム 50.3.3. MAC速度 50.3.4. 送信エラスティック・バッファー 50.3.5. Avalon® -MMスレーブ・インターフェイス 50.3.6. プログラミング・モデル
50.3.4. 送信エラスティック・バッファー x
50.3.4.1. GMIIからMIIへのモード移行
50.6. レジスター x
50.6.1. レジスターのメモリーマップ 50.6.2. レジスターの説明
51. インテル FPGA HPS EMAC to Multi-rate PHY GMIIアダプターコア x
51.1. サポートされる機能 51.2. 機能の説明 51.3. インターフェイス信号 51.4. レジスターのメモリーマップと説明 51.5. インテル FPGA HPS EMAC to Multi-rate PHY GMIIアダプターコアの改訂履歴
52. インテル FPGA MSI to GICジェネレーター・コア x
52.1. コアの概要 52.2. バックグランド 52.3. 機能の説明 52.4. インテル FPGA MSI to GICジェネレーター・コアの改訂履歴
52.3. 機能の説明 x
52.3.1. 割り込みサービスプロセス 52.3.2. コンポーネントのレジスター 52.3.3. サポートされない機能
52.3.2. コンポーネントのレジスター x
52.3.2.1. Statusレジスター 52.3.2.2. Errorレジスター 52.3.2.3. Interrupt Maskレジスター
1. 概要
2. Avalon® -ST Multi-Channel Shared Memory FIFOコア
3. Avalon® -STシングルクロックFIFOコアおよびデュアルクロックFIFOコア
4. Avalon® -STシリアル・ペリフェラル・インターフェイス・コア
5. SPIコア
6. SPI Slave to Avalon® Master Bridgeコア/JTAG to Avalon® Master Bridgeコア
7. インテル eSPIスレーブコア
8. eSPI to LPCブリッジコア
9. イーサネットMDIOコア
10. インテルFPGA 16550互換UARTコア
11. UARTコア
12. JTAG UARTコア
13. インテル FPGA Avalon® Mailboxコア
14. インテル FPGA Avalon® ミューテックス・コア
15. インテル FPGA Avalon® I2C (Master) コア
16. インテル FPGA I2C Slave to Avalon® -MM Master Bridgeコア
17. インテルFPGA Avalon® コンパクト・フラッシュ・コア
18. EPCS/EPCQAシリアル・フラッシュ・コントローラー・コア
19. インテルFPGAシリアル・フラッシュ・コントローラー・コア
20. インテルFPGAシリアル・フラッシュ・コントローラーIIコア
21. インテルFPGA汎用クアッドSPIコントローラー・コア
22. インテルFPGA汎用クアッドSPIコントローラーIIコア
23. インターバル・タイマー・コア
24. インテルFPGA Avalon FIFOメモリーコア
25. オンチップメモリー (RAMおよびROM) コア
26. Optrex 16207 LCDコントローラー・コア
27. PIOコア
28. PLLコア
29. DMAコントローラー・コア
30. Modular Scatter-Gather DMAコア
31. Scatter-Gather DMAコントローラー・コア
32. SDRAMコントローラー・コア
33. トライステートSDRAMコア
34. Video Sync GeneratorコアとPixel Converterコア
35. インテル FPGA Interrupt Latency Counterコア
36. パフォーマンス・カウンター・ユニット・コア
37. ベクトル割り込みコントローラー・コア
38. Avalon® -STデータ・パターン・ジェネレーター・コアとデータ・パターン・チェッカー・コア
39. Avalon® -STテスト・パターン・ジェネレーター・コアとテスト・パターン・チェッカー・コア
40. システムIDペリフェラル・コア
41. Avalon® Packets to Transactions Converterコア
42. Avalon® -STマルチプレクサー・コアとデマルチプレクサー・コア
43. Avalon® -ST Bytes to Packets ConverterコアとPackets to Bytes Converterコア
44. Avalon® -ST Delayコア
45. Avalon® -STラウンド・ロビン・スケジューラー・コア
46. Avalon® -ST Splitterコア
47. Avalon® -MM DDR Memory Half Rate Bridgeコア
48. インテル FPGA GMII to RGMIIコンバーター・コア
49. インテル FPGA MII to RMIIコンバーター・コア
50. インテルFPGA HPS GMII to TSE 1000BASE-X/SGMII PCSブリッジコア
51. インテル FPGA HPS EMAC to Multi-rate PHY GMIIアダプターコア
52. インテル FPGA MSI to GICジェネレーター・コア

10.4.7. lsr

識別子 名称 オフセット アクセス リセット値 説明
lsr Line Status Register 0x14 R 0x00000060 送信および受信のステータスを報告します。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
-
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
- rfe temt thre bi fe pe oe dr
表 82.  lsrのフィールド
ビット 名称/識別子 説明 アクセス リセット
[31:8] - 予約済み R 0x0
[7] Receiver FIFO Error bit (rfe)

このビットは、FIFOが有効になっている (FCR[0] が1に設定されている) 場合にのみ関係します。これを使用し、少なくとも1つのパリティーエラー、フレーミング・エラー、またはブレーク表示がFIFOで発生しているかを示します。このビットは、LSRが読み出され、エラーのある文字がレシーバーFIFOの先頭にあり、後続のエラーがFIFOにない場合にクリアされます。

 R 0x0
[6] Transmitter Empty bit (temt)

FIFOモードで、FIFOが有効になっている (FCR[0] が1に設定されている) 場合、このビットはTransmitter Shift RegisterとFIFOの両方が空になると設定されます。FIFOが無効になっている場合は、このビットはTransmitter Holding RegisterとTransmitter Shift Registerの両方が空になると設定されます。インジケーターは、THRまたは送信FIFOに新しいデータが書き込まれるとクリアされます。

R 0x1
[5] Transmit Holding Register Empty bit (thre)

このビットは、THRまたはTx FIFOが空であることを示します。このビットは、データがTHRまたはTx FIFOからTransmitter Shift Registerに転送され、新しいデータがTHRまたはTx FIFOに書き込まれていない場合に設定されます。また、THRE割り込みが有効な場合は、THRE割り込みも実行されます。

 R 0x1
[4] Break Interrupt (bi)

このビットを使用し、シリアル入力データにおけるブレークシーケンスの検出を示します。このビットは、シリアル入力 (sin) が、開始時間 + データビット + パリティー + ストップビットの合計よりも長くロジック0の状態で保持されている場合に設定されます。シリアル入力でブレーク条件が発生すると、すべて0で構成される文字を1つのみUARTで受信します。ブレーク条件と関連付けられている文字はFIFOで伝送され、その文字がFIFOの先頭に達すると顕在化します。このビットは常に、RBR内で関連付けられている文字と同期しています。現在関連付けられている文字がRBRを介して読み出されると、このビットはRBR内の次の文字と同期するように更新されます。LSRを読み出すことにより、BIビットはクリアされます。

 RC 0x0
[3] Framing Error (fe)

このビットを使用し、レシーバーでのフレーミング・エラーの発生を示します。フレーミング・エラーは、レシーバーで受信データの有効なストップビットが検出されない場合に発生します。FIFOモードでは、フレーミング・エラーは受信する文字に関連付けられるため、フレーミング・エラーのある文字がFIFOの先頭に達した際に顕在化します。フレーミング・エラーが発生すると、UARTは再同期を試みます。これは、エラーは次の文字のスタートビットに起因しているとみなされて行われます。その後、他のビットデータやパリティーおよびストップの受信を継続します。Framing Error (FE) ビット (LSR[3]) は、Break Interruptビット (LSR[4]) で示されるブレーク割り込みが発生した場合に設定されることに注意してください。このビットは常に、RBR内で関連付けられている文字と同期しています。現在関連付けられている文字がRBRを介して読み出されると、このビットはRBR内の次の文字と同期するように更新されます。LSRを読み出すことにより、FEビットはクリアされます。

RC 0x0
[2] Parity Error (pe)

このビットを使用し、Parity Enable (PEN) ビット (LCR[3]) が設定されている場合に、レシーバーでのパリティーエラーの発生を示します。パリティーエラーは受信する文字に関連付けられるため、パリティーエラーのある文字がFIFOの先頭に達した際に顕在化します。Parity Error (PE) ビット (LSR[2]) は、Break Interrupt (BI) ビット (LSR[4]) で示されるブレーク割り込みが発生した場合に設定されることに注意してください。その際に、Parity Errorビットは、EPS (LCR[4]) およびDLS (LCR[1:0]) の組み合わせに応じて設定されます。このビットは常に、RBR内で関連付けられている文字と同期しています。現在関連付けられている文字がRBRを介して読み出されると、このビットはRBR内の次の文字と同期するように更新されます。LSRを読み出すことにより、PEビットはクリアされます。

RC 0x0
[1] Overrun error bit (oe)

このビットを使用し、オーバーラン・エラーの発生を示します。エラーは、前のデータが読み出される前に新しいデータ文字を受信すると発生します。非FIFOモードでは、前の文字がRBRから読み出される前に新しい文字がレシーバーに到着すると、OEビットが設定されます。これが発生すると、RBR内のデータは上書きされます。FIFOモードでは、FIFOがフルの状態で新しい文字がレシーバーに到着すると、オーバーラン・エラーが発生します。FIFO内のデータは維持されますが、受信シフトレジスター内のデータは損失します。LSRを読み出すことにより、OEビットはクリアされます。

 RC 0x0
[0] Data Ready bit (dr)

このビットを使用し、レシーバーのRBRまたはレシーバーFIFOに少なくとも1文字が含まれていることを示します。このビットは、非FIFOモードの場合はRBRが読み出されると、また、FIFOモードの場合はレシーバーFIFOが空になるとクリアされます。

 R 0x0
レベル 2 の表題