インテルのみ表示可能 — GUID: lro1402071749160
Ixiasoft
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35.6.1. Interrupt Latency Counterのアーキテクチャー
Interrupt Latency Calculatorは、単一のクロックドメインで動作します。このドメインは、CLKインターフェイスで受信しているクロックによって決まります。割り込み検出回路は、ポジティブエッジでトリガーされるフロップで構成されており、IRQ信号を遅延して元の信号とXORされるようにします。前の操作で発生したパルスはイネーブルレジスターに供給され、そこで状態がロジック「Low」から「Hgih」に切り替わります。これにより、カウンターがトリガーされて動作が開始します。これより前に、リセット信号がファームウェアを介してトリガーされていることが想定されています。割り込みサービスルーチンが完了すると、IRQ信号はロジックLowに下がります。これにより別のパルスが生成され、カウンターが停止します。カウンターからのデータはその後、Latency Dataレジスターに複製されて読み出されます。
割り込み検出器がパルス信号に反応するようにコンフィグレーションされている場合、入力パルスは直接供給され、レジスターでカウンターをオンにできるようになります。このモードでは、カウンターの動作を停止するには、ブール値「1」をCounter Stopビットに書き込む必要があります。最初のIRQパルスのみがカウンターをトリガーしてカウントを開始することができ、その後のパルスでは、ブール値「1」がCounter Stopレジスターに書き込まれるまで、カウンターはリセットされません。「パルス」モードでは、IPによって測定されるレイテンシーは、実際のレイテンシーより1クロックサイクル長くなります。