エンベデッド・ペリフェラルIPユーザーガイド

ID 683130
日付 9/21/2020
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ドキュメント目次
1. 概要 2. Avalon® -ST Multi-Channel Shared Memory FIFOコア 3. Avalon® -STシングルクロックFIFOコアおよびデュアルクロックFIFOコア 4. Avalon® -STシリアル・ペリフェラル・インターフェイス・コア 5. SPIコア 6. SPI Slave to Avalon® Master Bridgeコア/JTAG to Avalon® Master Bridgeコア 7. インテル eSPIスレーブコア 8. eSPI to LPCブリッジコア 9. イーサネットMDIOコア 10. インテルFPGA 16550互換UARTコア 11. UARTコア 12. JTAG UARTコア 13. インテル FPGA Avalon® Mailboxコア 14. インテル FPGA Avalon® ミューテックス・コア 15. インテル FPGA Avalon® I2C (Master) コア 16. インテル FPGA I2C Slave to Avalon® -MM Master Bridgeコア 17. インテルFPGA Avalon® コンパクト・フラッシュ・コア 18. EPCS/EPCQAシリアル・フラッシュ・コントローラー・コア 19. インテルFPGAシリアル・フラッシュ・コントローラー・コア 20. インテルFPGAシリアル・フラッシュ・コントローラーIIコア 21. インテルFPGA汎用クアッドSPIコントローラー・コア 22. インテルFPGA汎用クアッドSPIコントローラーIIコア 23. インターバル・タイマー・コア 24. インテルFPGA Avalon FIFOメモリーコア 25. オンチップメモリー (RAMおよびROM) コア 26. Optrex 16207 LCDコントローラー・コア 27. PIOコア 28. PLLコア 29. DMAコントローラー・コア 30. Modular Scatter-Gather DMAコア 31. Scatter-Gather DMAコントローラー・コア 32. SDRAMコントローラー・コア 33. トライステートSDRAMコア 34. Video Sync GeneratorコアとPixel Converterコア 35. インテル FPGA Interrupt Latency Counterコア 36. パフォーマンス・カウンター・ユニット・コア 37. ベクトル割り込みコントローラー・コア 38. Avalon® -STデータ・パターン・ジェネレーター・コアとデータ・パターン・チェッカー・コア 39. Avalon® -STテスト・パターン・ジェネレーター・コアとテスト・パターン・チェッカー・コア 40. システムIDペリフェラル・コア 41. Avalon® Packets to Transactions Converterコア 42. Avalon® -STマルチプレクサー・コアとデマルチプレクサー・コア 43. Avalon® -ST Bytes to Packets ConverterコアとPackets to Bytes Converterコア 44. Avalon® -ST Delayコア 45. Avalon® -STラウンド・ロビン・スケジューラー・コア 46. Avalon® -ST Splitterコア 47. Avalon® -MM DDR Memory Half Rate Bridgeコア 48. インテル FPGA GMII to RGMIIコンバーター・コア 49. インテル FPGA MII to RMIIコンバーター・コア 50. インテルFPGA HPS GMII to TSE 1000BASE-X/SGMII PCSブリッジコア 51. インテル FPGA HPS EMAC to Multi-rate PHY GMIIアダプターコア 52. インテル FPGA MSI to GICジェネレーター・コア

35.6.1. Interrupt Latency Counterのアーキテクチャー

Interrupt Latency Calculatorのアーキテクチャー

Interrupt Latency Calculatorは、単一のクロックドメインで動作します。このドメインは、CLKインターフェイスで受信しているクロックによって決まります。割り込み検出回路は、ポジティブエッジでトリガーされるフロップで構成されており、IRQ信号を遅延して元の信号とXORされるようにします。前の操作で発生したパルスはイネーブルレジスターに供給され、そこで状態がロジック「Low」から「Hgih」に切り替わります。これにより、カウンターがトリガーされて動作が開始します。これより前に、リセット信号がファームウェアを介してトリガーされていることが想定されています。割り込みサービスルーチンが完了すると、IRQ信号はロジックLowに下がります。これにより別のパルスが生成され、カウンターが停止します。カウンターからのデータはその後、Latency Dataレジスターに複製されて読み出されます。

割り込み検出器がパルス信号に反応するようにコンフィグレーションされている場合、入力パルスは直接供給され、レジスターでカウンターをオンにできるようになります。このモードでは、カウンターの動作を停止するには、ブール値「1」をCounter Stopビットに書き込む必要があります。最初のIRQパルスのみがカウンターをトリガーしてカウントを開始することができ、その後のパルスでは、ブール値「1」がCounter Stopレジスターに書き込まれるまで、カウンターはリセットされません。「パルス」モードでは、IPによって測定されるレイテンシーは、実際のレイテンシーより1クロックサイクル長くなります。