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2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図
2.2. RX専用またはTX専用のデザインの作成
2.3. ハードウェアおよびソフトウェアの要件
2.4. ディレクトリー構造
2.5. デザインのコンポーネント
2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング
2.7. デザインのソフトウェア・フロー
2.8. 異なるFRLレートでのデザインの実行
2.9. クロックスキーム
2.10. インターフェイスの信号
2.11. RTLパラメーターの設計
2.12. ハードウェアの設定
2.13. シミュレーションのテストベンチ
2.14. デザインにおける制限
2.15. デバッグの機能
2.16. デザインのアップグレード
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1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
更新対象: |
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インテル® Quartus® Prime デザインスイート 21.1 |
IPバージョン 19.6.0 |
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インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPのデザイン例は、シミュレーション・テストベンチ、およびコンパイルとハードウェアのテストをサポートするハードウェア・デザインを備えています。
HDMI Intel® FPGA IPでは、次のデザイン例を提供しています。
- 固定レートリンク (FRL) モードが有効になっているHDMI 2.1 RX-TX再送デザイン
- FRLモードが無効になっているHDMI 2.0 RX-TX再送デザイン
- HDMI 2.0を介したHDCPのデザイン
注: HDCPの機能は、 インテル® Quartus® Primeプロ・エディションのソフトウェアには含まれていません。HDCPの機能にアクセスするには、インテルまでお問い合わせください (https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html)。
デザイン例を生成する際に、パラメーター・エディターは、ハードウェアでのデザインのシミュレーション、コンパイル、およびテストに必要なファイルを自動的に作成します。
図 1. 開発ステップ