HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

2.5.1. HDMI TXのコンポーネント

HDMI TXのトップ・コンポーネントには、TXコアのトップレベル・コンポーネント、IOPLL、トランシーバーPHYリセット・コントローラー、トランシーバー・ネイティブPHY、TX PLL、TXリコンフィグレーション管理、および出力バッファーのブロックが含まれます。
図 7. HDMI TXのトップ・コンポーネント
表 8.  HDMI TXのトップ・コンポーネント
モジュール 説明
HDMI TXコア

IPは、トップレベルからビデオデータを受信し、補助データのエンコーディング、オーディオデータのエンコーディング、ビデオデータのエンコーディング、スクランブリング、TMDSのエンコーディングまたはパケット化を実行します。
IOPLL IOPLL (iopll_frl) は、TXコアのFRLクロックを生成します。このリファレンス・クロックは、TX FPLL出力クロックを受信します。

FRLクロック周波数 = レーンあたりのデータレート x 4 / (クロックあたりのFRL文字 x 18)
トランシーバーPHYリセット・コントローラー

トランシーバーPHYリセット・コントローラーは、TXトランシーバーの信頼性の高い初期化を保証します。このコントローラーのリセット入力はトップレベルからトリガーされ、ブロック内のリセットシーケンスに応じて、対応するアナログおよびデジタルリセット信号をトランシーバー・ネイティブPHYブロックに生成します。

このブロックからのtx_ready出力信号はまた、HDMI Intel® FPGA IPへのリセット信号として機能し、トランシーバーが稼働中で、コアからデータを受信する準備ができていることを示します。

トランシーバー・ネイティブPHY

ハード・トランシーバー・ブロックで、HDMI TXコアからパラレルデータを受信し、送信されるデータをシリアル化します。

注: HDMI TXチャネル間のスキュー要件を満たすには、 インテル® Arria® 10 トランシーバー・ネイティブPHY のパラメーター・エディターで、TXチャネルのボンディング・モード・オプションをPMA and PCS bondingに設定します。また、最大スキュー (set_max_skew) 制約の要件をトランシーバー・リセット・コントローラーからのデジタルリセット信号 (tx_digitalreset) に追加する必要があります。これは、 インテル® Arria® 10 トランシーバーPHYユーザーガイド で推奨されている内容に従います。
TX PLL

トランスミッターのPLLブロックは、トランシーバー・ネイティブPHYブロックにシリアル高速クロックを提供します。このHDMI Intel® FPGA IPのデザイン例では、fPLLがTX PLLとして使用されます。

TX PLLには2つのリファレンス・クロックがあります。

  • リファレンス・クロック0は、TMDSモードのプログラミング可能なオシレーター (TMDSクロック周波数) に接続されます。このデザイン例では、RX TMDSクロックを使用してTMDSモードのリファレンス・クロック0に接続します。インテルでは、TMDSクロック周波数のプログラミング可能なオシレーターをリファレンス・クロック0に使用することを推奨しています。
  • リファレンス・クロック1は、FRLモードの固定100MHzクロックに接続されます。
TXリコンフィグレーション管理
  • TMDSモードでは、TXリコンフィグレーション管理ブロックにより、特定のビデオのTMDSクロック周波数に応じて、異なる出力クロック周波数に対するTX PLLをリコンフィグレーションします。
  • FRLモードでは、TXリコンフィグレーション管理ブロックによりTX PLLをリコンフィグレーションし、0x31のSCDCレジスターにあるFRL_Rateフィールドに応じて、3Gbps、6Gbps、8Gbps、10Gbps、および12Gbpsのシリアル高速クロックを供給します。
  • TXリコンフィグレーション管理ブロックは、TX PLLリファレンス・クロックをTMDSモードのリファレンス・クロック0とFRLモードのリファレンス・クロック1の間で切り替えます。
出力バッファー このバッファーは、HDMI DDCのI2Cインターフェイスとリドライバー・コンポーネントの相互通信を行うインターフェイスとして機能します。
表 9.  トランシーバーのデータレートとオーバーサンプリング係数における各クロック周波数の範囲
モード データレート オーバーサンプラー1 (2x オーバーサンプル) オーバーサンプラー2 (4x オーバーサンプル) オーバーサンプル係数 オーバーサンプリングされたデータレート (Mbps)
TMDS 250–1000 オン オン 8 2000-8000
TMDS 1000-6000 オン オフ 2 2000-12000
FRL 3000 オフ オフ 1 3000
FRL 6000 オフ オフ 1 6000
FRL 8000 オフ オフ 1 8000
FRL 10000 オフ オフ 1 10000
FRL 12000 オフ オフ 1 12000
図 8. TXリコンフィグレーション・シーケンスのフロー
レベル 2 の表題