3.7. インターフェイスの信号
次の表は、HDMI Intel® FPGA IPデザイン例の信号を一覧にしています。
| 信号 | 方向 | 幅 | 説明 |
|---|---|---|---|
| オンボードのオシレーターの信号 | |||
| clk_fpga_b3_p | 入力 |
1 | コアのリファレンス・クロックに向けた100MHzのフリーランニング・クロック |
| REFCLK_FMCB_P ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | トランシーバーのリファレンス・クロックに向けた625MHzのフリーランニング・クロック。このクロックは任意の周波数にすることができます。 |
| ユーザー・プッシュ・ボタンとLED | |||
| user_pb | 入力 |
1 | HDMI Intel® FPGA IPのデザインの機能を制御するプッシュボタン |
| cpu_resetn | 入力 |
1 | グローバルリセット |
| user_led_g | 出力 |
4 |
緑色LEDディスプレイ LEDの機能に関しては、ハードウェアの設定 を参照してください。 |
| user_led_r | 出力 |
4 |
赤色LEDディスプレイ LEDの機能に関しては、ハードウェアの設定 を参照してください。 |
| FMCポートBのHDMI FMCドーターカード・ピン | |||
| fmcb_gbtclk_m2c_p_0 | 入力 |
1 |
HDMI RX TMDSクロック |
| fmcb_dp_m2c_p | 入力 |
3 | HDMI RXの赤、緑、および青のデータチャネル
|
| fmcb_dp_c2m_p | 出力 |
4 | HDMI TXのクロック、赤、緑、および青のデータチャネル
|
| fmcb_la_rx_p_9 | 入力 |
1 | HDMI RX +5V電力検出 |
| fmcb_la_rx_p_8 | 入出力 |
1 | HDMI RXホットプラグ検出 |
| fmcb_la_rx_n_8 | 入出力 |
1 | DDCおよびSCDC向けHDMI RX I2C SDA |
| fmcb_la_tx_p_10 | 入力 |
1 | DDCおよびSCDC向けHDMI RX I2C SCL |
| fmcb_la_tx_p_12 | 入力 |
1 | HDMI TXホットプラグ検出 |
| fmcb_la_tx_n_12 | 入出力 |
1 | DDCおよびSCDC向けHDMI I2C SDA |
| fmcb_la_rx_p_10 | 入出力 |
1 | DDCおよびSCDC向けHDMI I2C SCL |
| fmcb_la_tx_p_11 | 入出力 |
1 | リドライバーの制御に向けたHDMI I2C SDA |
| fmcb_la_rx_n_9 | 入出力 |
1 | リドライバーの制御に向けたHDMI I2C SCL |
| 信号 | 方向 | 幅 | 説明 |
|---|---|---|---|
| クロックおよびリセット信号 | |||
| mgmt_clk | 入力 |
1 | システムのクロック入力 (100 MHz) |
| fr_clk ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | 一次トランシーバー・リファレンス・クロックに向けたフリーランニング・クロック (625MHz)。このクロックは、電源投入時のトランシーバーのキャリブレーションに必要です。このクロックは任意の周波数にすることができます。 |
| reset | 入力 |
1 | システムのリセット入力 |
| reset_xcvr_powerup ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | トランシーバーのリセット入力。この信号は、電源投入状態における (フリーランニングのクロックからTMDSクロックへの) リファレンス・クロックの切り替えプロセス時にアサートされます。 |
| tmds_clk_in | 入力 |
1 | HDMI RX TMDSクロック |
| i2c_clk | 入力 |
1 | DDCおよびSCDCインターフェイスのクロック入力 |
| vid_clk_out | 出力 |
1 | ビデオクロック出力 |
| ls_clk_out | 出力 |
1 | リンク・スピード・クロック出力 |
| sys_init | 出力 |
1 | システムの初期化で、電源投入時にシステムをリセットします。 |
| RXのトランシーバーとIOPLLの信号 | |||
| rx_serial_data | 入力 |
3 | RXネイティブPHYへのHDMIシリアルデータ |
| gxb_rx_ready | 出力 |
1 | RXネイティブPHYの準備ができていることを示します |
| gxb_rx_cal_busy_out | 出力 |
3 | トランシーバー・アービターへのRXネイティブPHYキャリブレーションのビジー |
| gxb_rx_cal_busy_in | 入力 |
3 | トランシーバー・アービターからRXネイティブPHYへのキャリブレーション・ビジー信号 |
| iopll_locked | 出力 |
1 | IOPLLがロックされていることを示します |
| gxb_reconfig_write | 入力 |
3 | RXネイティブPHYからトランシーバー・アービターへのトランシーバー・リコンフィグレーションAvalon-MMインターフェイス |
| gxb_reconfig_read | 入力 |
3 | |
| gxb_reconfig_address | 入力 |
30 |
|
| gxb_reconfig_writedata | 入力 |
96 | |
| gxb_reconfig_readdata | 出力 |
96 | |
| gxb_reconfig_waitrequest | 出力 |
3 | |
| RXリコンフィグレーション管理 | |||
| rx_reconfig_en | 出力 |
1 | RXリコンフィグレーション・イネーブル信号 |
| measure | 出力 |
24 | HDMI RX TMDSクロック周波数の測定 (10ミリ秒) |
| measure_valid | 出力 |
1 | measure信号が有効であることを示します |
| os | 出力 |
1 |
オーバーサンプリング係数
|
| reconfig_mgmt_write | 出力 |
1 | トランシーバー・アービターへのRXリコンフィグレーション管理Avalonメモリーマップド・インターフェイス |
| reconfig_mgmt_read | 出力 |
1 | |
| reconfig_mgmt_address | 出力 |
12 |
|
| reconfig_mgmt_writedata | 出力 |
32 | |
| reconfig_mgmt_readdata | 入力 |
32 | |
| reconfig_mgmt_waitrequest | 入力 |
1 | |
| HDMI RXコアの信号 | |||
| TMDS_Bit_clock_Ratio | 出力 |
1 | SCDCレジスター・インターフェイス |
| audio_de | 出力 |
1 | HDMI RXコアのオーディオ・インターフェイス 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。 |
| audio_data | 出力 |
256 | |
| audio_info_ai | 出力 |
48 | |
| audio_N | 出力 |
20 | |
| audio_CTS | 出力 |
20 | |
| audio_metadata | 出力 |
165 | |
| audio_format | 出力 |
5 | |
| aux_pkt_data | 出力 |
72 | HDMI RXコアの補助インターフェイス 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。 |
| aux_pkt_addr | 出力 |
6 | |
| aux_pkt_wr | 出力 |
1 | |
| aux_data | 出力 |
72 | |
| aux_sop | 出力 |
1 | |
| aux_eop | 出力 |
1 | |
| aux_valid | 出力 |
1 | |
| aux_error | 出力 |
1 | |
| gcp | 出力 |
6 | HDMI RXコアのサイドバンド信号 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。 |
| info_avi | 出力 |
112 | |
| info_vsi | 出力 |
61 | |
| colordepth_mgmt_sync | 出力 |
2 | |
| vid_data | 出力 |
N*48 | HDMI RXコアのビデオポート
注: N = クロックあたりのシンボル
詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。 |
| vid_vsync | 出力 |
N | |
| vid_hsync | 出力 |
N | |
| vid_de | 出力 |
N | |
| mode | 出力 |
1 | HDMI RXコアのコントロールおよびステータスポート
注: N = クロックあたりのシンボル
詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。 |
| ctrl | 出力 |
N*6 | |
| locked | 出力 |
3 | |
| vid_lock | 出力 |
1 | |
| in_5v_power | 入力 |
1 | HDMI RXの5V検出およびホットプラグ検出 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。 |
| hdmi_rx_hpd_n | 入出力 |
1 | |
| I2Cの信号 | |||
| hdmi_rx_i2c_sda | 入出力 |
1 | HDMI RXのDDCおよびSCDCインターフェイス |
| hdmi_rx_i2c_scl | 入出力 |
1 | |
| RX EDID RAMの信号 | |||
| edid_ram_access | 入力 |
1 | HDMI RX EDID RAMアクセス・インターフェイス EDID RAMに対する書き込みまたは読み出しを行う際に、edid_ram_accessをアサートします。それ以外の場合は、この信号をLowに保つ必要があります。 |
| edid_ram_address | 入力 |
8 | |
| edid_ram_write | 入力 |
1 | |
| edid_ram_read | 入力 |
1 | |
| edid_ram_readdata | 出力 |
8 | |
| edid_ram_writedata | 入力 |
8 | |
| edid_ram_waitrequest | 出力 |
1 | |
| 信号 | 方向 | 幅 | 説明 |
|---|---|---|---|
| クロックとリセット信号 | |||
| mgmt_clk | 入力 |
1 | システムのクロック入力 (100MHz) |
| fr_clk ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | 一次トランシーバー・リファレンス・クロックに向けたフリーランニング・クロック (625MHz)。このクロックは、電源投入時のトランシーバーのキャリブレーションに必要です。このクロックは任意の周波数にすることができます。 |
| reset | 入力 |
1 | システムのリセット入力 |
| hdmi_clk_in | 入力 |
1 | TX IOPLLおよびTX PLLへのリファレンス・クロック。クロック周波数は、TMDSクロック周波数と同じです。 |
| vid_clk_out | 出力 |
1 | ビデオクロック出力 |
| ls_clk_out | 出力 |
1 |
リンク・スピード・クロック出力 |
| sys_init | 出力 |
1 | システムの初期化で、電源投入時にシステムをリセットします。 |
| reset_xcvr | 入力 |
1 | TXトランシーバーへのリセット |
| reset_pll | 入力 |
1 | IOPLLおよびTX PLLへのリセット |
| reset_pll_reconfig | 出力 |
1 | PLLリコンフィグレーションへのリセット |
| TXのトランシーバーとIOPLLの信号 | |||
| tx_serial_data | 出力 |
4 | TXネイティブPHYからのHDMIシリアルデータ |
| gxb_tx_ready | 出力 |
1 | TXネイティブPHYの準備ができていることを示します。 |
| gxb_tx_cal_busy_out | 出力 |
4 | トランシーバー・アービターへのTXネイティブPHYキャリブレーション・ビジー信号 |
| gxb_tx_cal_busy_in | 入力 |
4 | トランシーバー・アービターからTXネイティブPHYへのキャリブレーション・ビジー信号 |
| iopll_locked | 出力 |
1 | IOPLLがロックされていることを示します。 |
| txpll_locked | 出力 |
1 | TX PLLがロックされていることを示します。 |
| gxb_reconfig_write | 入力 |
4 | TXネイティブPHYからトランシーバー・アービターへのトランシーバー・リコンフィグレーションAvalonメモリーマップド・インターフェイス |
| gxb_reconfig_read | 入力 |
4 | |
| gxb_reconfig_address | 入力 |
40 |
|
| gxb_reconfig_writedata | 入力 |
128 | |
| gxb_reconfig_readdata | 出力 |
128 | |
| gxb_reconfig_waitrequest | 出力 |
4 | |
| TX IOPLLおよびTX PLLのリコンフィグレーション信号 | |||
| pll_reconfig_write/tx_pll_reconfig_write | 入力 |
1 | TX IOPLL/TX PLLリコンフィグレーションのAvalonメモリーマップド・インターフェイス |
| pll_reconfig_read/tx_pll_reconfig_read | 入力 |
1 | |
| pll_reconfig_address/tx_pll_reconfig_address | 入力 |
10 | |
| pll_reconfig_writedata/tx_pll_reconfig_writedata | 入力 |
32 | |
| pll_reconfig_readdata/tx_pll_reconfig_readdata | 出力 |
32 | |
| pll_reconfig_waitrequest/tx_pll_reconfig_waitrequest | 出力 |
1 | |
| os | 入力 |
2 |
オーバーサンプリング係数
|
| measure | 入力 |
24 | 送信するビデオ解像度のTMDSクロック周波数を示します。 |
| HDMI TXコアの信号 | |||
| ctrl | 入力 |
6*N | HDMI TXコアの制御インターフェイス
注: N = クロックあたりのシンボル
詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。 |
| mode | 入力 |
1 | |
| TMDS_Bit_clock_Ratio | 入力 |
1 | SCDCレジスター・インターフェイス 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。 |
| Scrambler_Enable | 入力 |
1 | |
| audio_de | 入力 |
1 | HDMI TXコアのオーディオ・インターフェイス 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。 |
| audio_mute | 入力 | 1 | |
| audio_data | 入力 |
256 | |
| audio_info_ai | 入力 |
49 | |
| audio_N | 入力 |
22 | |
| audio_CTS | 入力 |
22 | |
| audio_metadata | 入力 |
166 | |
| audio_format | 入力 |
5 | |
| i2c_master_write | 入力 |
1 | TXコア内のI2CマスターへのTX I2Cマスター Avalon® メモリーマップド・インターフェイス
注: これらの信号は、Include I2Cパラメーターをオンにしている場合にのみ利用可能です。
|
| i2c_master_read | 入力 |
1 | |
| i2c_master_address | 入力 |
4 | |
| i2c_master_writedata | 入力 |
32 | |
| i2c_master_readdata | 出力 |
32 | |
| aux_ready | 出力 |
1 | HDMI TXコアの補助インターフェイス 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。 |
| aux_data | 入力 |
72 | |
| aux_sop | 入力 |
1 | |
| aux_eop | 入力 |
1 | |
| aux_valid | 入力 |
1 | |
| gcp | 入力 |
6 | HDMI TXコアのサイドバンド信号 詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。 |
| info_avi | 入力 |
113 | |
| info_vsi | 入力 |
62 | |
| vid_data | 入力 |
N*48 | HDMI TXコアのビデオポート
注: N = クロックあたりのシンボル
詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。 |
| vid_vsync | 入力 |
N | |
| vid_hsync | 入力 |
N | |
| vid_de | 入力 |
N | |
| I2Cの信号とホットプラグ検出信号 | |||
| nios_tx_i2c_sda_in ( インテル® Quartus® Primeプロ・エディション)
注: Include I2Cパラメーターをオンにすると、この信号はTXコアに配置され、このレベルでは表示されなくなります。
|
出力 |
1 | I2Cマスターの Avalon® メモリーマップド・インターフェイス |
| nios_tx_i2c_scl_in ( インテル® Quartus® Primeプロ・エディション)
注: Include I2Cパラメーターをオンにすると、この信号はTXコアに配置され、このレベルでは表示されなくなります。
|
出力 |
1 | |
| nios_tx_i2c_sda_oe ( インテル® Quartus® Primeプロ・エディション)
注: Include I2Cパラメーターをオンにすると、この信号はTXコアに配置され、このレベルでは表示されなくなります。
|
入力 |
1 | |
| nios_tx_i2c_scl_oe ( インテル® Quartus® Primeプロ・エディション)
注: Include I2Cパラメーターをオンにすると、この信号はTXコアに配置され、このレベルでは表示されなくなります。
|
入力 |
1 | |
| nios_ti_i2c_sda_in ( インテル® Quartus® Primeプロ・エディション) | 出力 |
1 | |
| nios_ti_i2c_scl_in ( インテル® Quartus® Primeプロ・エディション) | 出力 |
1 | |
| nios_ti_i2c_sda_oe ( インテル® Quartus® Primeプロ・エディション) | 入力 |
1 | |
| nios_ti_i2c_scl_oe ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | |
| hdmi_tx_i2c_sda | 入出力 |
1 | HDMI TXのDDCおよびSCDCインターフェイス |
| hdmi_tx_i2c_scl | 入出力 |
1 | |
| hdmi_ti_i2c_sda ( インテル® Quartus® Primeプロ・エディション) | 入出力 | 1 | Bitecドーターカード・リビジョン11 TI181の制御に向けたI2Cインターフェイス |
| hdmi_tx_ti_i2c_sda ( インテル® Quartus® Primeスタンダード・エディション) | 入出力 | 1 | |
| hdmi_ti_i2c_scl ( インテル® Quartus® Primeプロ・エディション) | 入出力 | 1 | |
| hdmi_tx_ti_i2c_scl ( インテル® Quartus® Primeスタンダード・エディション) | 入出力 | 1 | |
| tx_i2c_avalon_waitrequest |
出力 | 1 | I2CマスターのAvalonメモリーマップド・インターフェイス |
| tx_i2c_avalon_address ( インテル® Quartus® Primeスタンダード・エディション) |
入力 | 3 | |
| tx_i2c_avalon_writedata ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 8 | |
| tx_i2c_avalon_readdata ( インテル® Quartus® Primeスタンダード・エディション) |
出力 | 8 | |
| tx_i2c_avalon_chipselect ( インテル® Quartus® Primeスタンダード・エディション) |
入力 | 1 | |
| tx_i2c_avalon_write ( インテル® Quartus® Primeスタンダード・エディション) |
入力 | 1 | |
| tx_i2c_irq ( インテル® Quartus® Primeスタンダード・エディション) |
出力 | 1 | |
| tx_ti_i2c_avalon_waitrequest ( インテル® Quartus® Primeスタンダード・エディション) |
出力 | 1 | |
| tx_ti_i2c_avalon_address ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 3 | |
| tx_ti_i2c_avalon_writedata ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 8 | |
| tx_ti_i2c_avalon_readdata ( インテル® Quartus® Primeスタンダード・エディション) | 出力 | 8 | |
| tx_ti_i2c_avalon_chipselect ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 1 | |
| tx_ti_i2c_avalon_write ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 1 | |
| tx_ti_i2c_irq ( インテル® Quartus® Primeスタンダード・エディション) | 出力 | 1 | |
| hdmi_tx_hpd_n | 入力 |
1 | HDMI TXのホットプラグ検出インターフェイス |
| tx_hpd_ack | 入力 |
1 | |
| tx_hpd_req | 出力 |
1 | |
| 信号 | 方向 | 幅 | 説明 |
|---|---|---|---|
| clk | 入力 |
1 | リコンフィグレーション・クロック。このクロックは、リコンフィグレーション管理ブロックと同じクロックを共有する必要があります。 |
| reset | 入力 |
1 | リセット信号。このリセットは、リコンフィグレーション管理ブロックと同じリセットを共有する必要があります。 |
| rx_rcfg_en | 入力 |
1 | RXリコンフィグレーション・イネーブル信号 |
| tx_rcfg_en | 入力 |
1 | TXリコンフィグレーション・イネーブル信号 |
| rx_rcfg_ch | 入力 |
2 | RXコアでリコンフィグレーションされるチャネルを示します。この信号は、常にアサートされた状態で維持する必要があります。 |
| tx_rcfg_ch | 入力 |
2 | TXコアでリコンフィグレーションされるチャネルを示します。この信号は、常にアサートされた状態で維持する必要があります。 |
| rx_reconfig_mgmt_write | 入力 |
1 | RXリコンフィグレーション管理からのリコンフィグレーションAvalon-MMインターフェイス |
| rx_reconfig_mgmt_read | 入力 |
1 | |
| rx_reconfig_mgmt_address | 入力 |
10 |
|
| rx_reconfig_mgmt_writedata | 入力 |
32 | |
| rx_reconfig_mgmt_readdata | 出力 |
32 | |
| rx_reconfig_mgmt_waitrequest | 出力 |
1 | |
| tx_reconfig_mgmt_write | 入力 |
1 | TXリコンフィグレーション管理からのリコンフィグレーションAvalon-MMインターフェイス |
| tx_reconfig_mgmt_read | 入力 |
1 | |
| tx_reconfig_mgmt_address | 入力 |
10 |
|
| tx_reconfig_mgmt_writedata | 入力 |
32 | |
| tx_reconfig_mgmt_readdata | 出力 |
32 | |
| tx_reconfig_mgmt_waitrequest | 出力 |
1 | |
| reconfig_write | 出力 |
1 | トランシーバーへのリコンフィグレーションAvalon-MMインターフェイス |
| reconfig_read | 出力 |
1 | |
| reconfig_address | 出力 |
10 |
|
| reconfig_writedata | 出力 |
32 | |
| rx_reconfig_readdata | 入力 |
32 | |
| rx_reconfig_waitrequest | 入力 |
1 | |
| tx_reconfig_readdata | 入力 |
1 | |
| tx_reconfig_waitrequest | 入力 |
1 | |
| rx_cal_busy | 入力 |
1 | RXトランシーバーからのキャリブレーション・ステータス信号 |
| tx_cal_busy | 入力 |
1 | TXトランシーバーからのキャリブレーション・ステータス信号 |
| rx_reconfig_cal_busy | 出力 |
1 | RXトランシーバーPHYリセット・コントロールへのキャリブレーション・ステータス信号 |
| tx_reconfig_cal_busy | 出力 |
1 | TXトランシーバーPHYリセット・コントロールからのキャリブレーション・ステータス信号 |
| 信号 | 方向 | 幅 | 説明 |
|---|---|---|---|
| reset | 入力 |
1 | ビデオ/オーディオ/補助/サイドバンドFIFOバッファーへのリセット |
| hdmi_tx_ls_clk | 入力 |
1 | HDMI TXリンク・スピード・クロック |
| hdmi_rx_ls_clk | 入力 |
1 | HDMI RXリンク・スピード・クロック |
| hdmi_tx_vid_clk | 入力 |
1 | HDMI TXビデオクロック |
| hdmi_rx_vid_clk | 入力 |
1 | HDMI RXビデオクロック |
| hdmi_rx_locked | 入力 |
3 | HDMI RXがロックされている状態を示します。 |
| hdmi_rx_de | 入力 |
N | HDMI RXのビデオ・インターフェイス
注: N = クロックあたりのシンボル
|
| hdmi_rx_hsync | 入力 |
N | |
| hdmi_rx_vsync | 入力 |
N | |
| hdmi_rx_data | 入力 |
N*48 | |
| rx_audio_format | 入力 |
5 | HDMI RXのオーディオ・インターフェイス |
| rx_audio_metadata | 入力 |
165 | |
| rx_audio_info_ai | 入力 |
48 | |
| rx_audio_CTS | 入力 |
20 | |
| rx_audio_N | 入力 |
20 | |
| rx_audio_de | 入力 |
1 | |
| rx_audio_data | 入力 |
256 | |
| rx_gcp | 入力 |
6 | HDMI RXのサイドバンド・インターフェイス |
| rx_info_avi | 入力 |
112 | |
| rx_info_vsi | 入力 |
61 | |
| rx_aux_eop | 入力 |
1 | HDMI RXの補助インターフェイス |
| rx_aux_sop | 入力 |
1 | |
| rx_aux_valid | 入力 |
1 | |
| rx_aux_data | 入力 |
72 | |
| hdmi_tx_de | 出力 |
N | HDMI TXのビデオ・インターフェイス
注: N = クロックあたりのシンボル
|
| hdmi_tx_hsync | 出力 |
N | |
| hdmi_tx_vsync | 出力 |
N | |
| hdmi_tx_data | 出力 |
N*48 | |
| tx_audio_format | 出力 |
5 | HDMI TXのオーディオ・インターフェイス |
| tx_audio_metadata | 出力 |
165 | |
| tx_audio_info_ai | 出力 |
48 | |
| tx_audio_CTS | 出力 |
20 | |
| tx_audio_N | 出力 |
20 | |
| tx_audio_de | 出力 |
1 | |
| tx_audio_data | 出力 |
256 | |
| tx_gcp | 出力 |
6 | HDMI TXのサイドバンド・インターフェイス |
| tx_info_avi | 出力 |
112 | |
| tx_info_vsi | 出力 |
61 | |
| tx_aux_eop | 出力 |
1 | HDMI TXの補助インターフェイス |
| tx_aux_sop | 出力 |
1 | |
| tx_aux_valid | 出力 |
1 | |
| tx_aux_data | 出力 |
72 | |
| tx_aux_ready | 出力 |
1 |
| 信号 | 方向 | 幅 | 説明 |
|---|---|---|---|
| cpu_clk ( インテル® Quartus® Primeスタンダード・エディション) | 入力 |
1 | CPUクロック |
| clock_bridge_0_in_clk_clk ( インテル® Quartus® Primeプロ・エディション) | |||
| cpu_clk_reset_n ( インテル® Quartus® Primeスタンダード・エディション) | 入力 |
1 | CPUリセット |
| reset_bridge_0_reset_reset_n ( インテル® Quartus® Primeプロ・エディション) | |||
| tmds_bit_clock_ratio_pio_external_connection_export | 入力 |
1 | TMDSのビットとクロックの比率 |
| measure_pio_external_connection_export | 入力 |
24 | 想定されるTMDSクロック周波数 |
| measure_valid_pio_external_connection_export | 入力 |
1 | 測定PIOが有効であることを示します |
| i2c_master_i2c_serial_sda_in ( インテル® Quartus® Primeプロ・エディション) | 入力 |
1 | I2Cマスター・インターフェイス |
| i2c_master_i2c_serial_scl_in ( インテル® Quartus® Primeプロ・エディション) | 入力 |
1 | |
| i2c_master_i2c_serial_sda_oe ( インテル® Quartus® Primeプロ・エディション) | 出力 |
1 | |
| i2c_master_i2c_serial_scl_oe ( インテル® Quartus® Primeプロ・エディション) | 出力 |
1 | |
| i2c_master_ti_i2c_serial_sda_in ( インテル® Quartus® Primeプロ・エディション) | 入力 |
1 | |
| i2c_master_ti_i2c_serial_scl_in ( インテル® Quartus® Primeプロ・エディション) | 入力 |
1 | |
| i2c_master_ti_i2c_serial_sda_oe ( インテル® Quartus® Primeプロ・エディション) | 出力 |
1 | |
| i2c_master_ti_i2c_serial_scl_oe ( インテル® Quartus® Primeプロ・エディション) | 出力 |
1 | |
| oc_i2c_master_av_slave_translator_avalon_anti_slave_0_address ( インテル® Quartus® Primeプロ・エディション) | 出力 | 3 | DDCおよびSCDCに対するI2Cマスターの Avalon® メモリーマップド・インターフェイス |
| oc_i2c_master_av_slave_translator_avalon_anti_slave_0_write ( インテル® Quartus® Primeプロ・エディション) | 出力 | 1 | |
| oc_i2c_master_av_slave_translator_avalon_anti_slave_0_readdata ( インテル® Quartus® Primeプロ・エディション) | 入力 | 32 | |
| oc_i2c_master_av_slave_translator_avalon_anti_slave_0_writedata ( インテル® Quartus® Primeプロ・エディション) | 出力 | 32 | |
| oc_i2c_master_av_slave_translator_avalon_anti_slave_0_waitrequest ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | |
| oc_i2c_master_av_slave_translator_avalon_anti_slave_0_chipselect ( インテル® Quartus® Primeプロ・エディション) | 出力 | 1 | |
| oc_i2c_master_ti_avalon_anti_slave_address ( インテル® Quartus® Primeスタンダード・エディション) | 出力 | 3 | Bitecドーターカード・リビジョン11、T1181の制御に向けたI2CマスターのAvalonメモリーマップド・インターフェイス |
| oc_i2c_master_ti_avalon_anti_slave_write ( インテル® Quartus® Primeスタンダード・エディション) | 出力 | 1 | |
| oc_i2c_master_ti_avalon_anti_slave_readdata ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 32 | |
| oc_i2c_master_ti_avalon_anti_slave_writedata ( インテル® Quartus® Primeスタンダード・エディション) | 出力 | 32 | |
| oc_i2c_master_ti_avalon_anti_slave_waitrequest ( インテル® Quartus® Primeスタンダード・エディション) | 入力 | 1 | |
| oc_i2c_master_ti_avalon_anti_slave_chipselect ( インテル® Quartus® Primeスタンダード・エディション) | 出力 | 1 | |
| edid_ram_access_pio_external_connection_export | 出力 |
1 | EDID RAMアクセス・インターフェイス RXトップのEDID RAMに書き込みまたは読み出しを行う際は、edid_ram_access_pio_external_connection_exportをアサートします。プラットフォーム・デザイナーのEDID RAMアクセスAvalon-MMスレーブを、トップレベルのRXモジュールのEDID RAMインターフェイスに接続します。 |
| edid_ram_slave_translator_address | 出力 |
8 | |
| edid_ram_slave_translator_write | 出力 |
1 | |
| edid_ram_slave_translator_read | 出力 |
1 | |
| edid_ram_slave_translator_readdata | 入力 |
8 | |
| edid_ram_slave_translator_writedata | 出力 |
8 | |
| edid_ram_slave_translator_waitrequest | 入力 |
1 | |
| powerup_cal_done_export ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | RX PMAのリコンフィグレーション Avalon® メモリーマップド・インターフェイス |
| rx_pma_cal_busy_export ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | |
| rx_pma_ch_export ( インテル® Quartus® Primeプロ・エディション) | 出力 | 2 | |
| rx_pma_rcfg_mgmt_address ( インテル® Quartus® Primeプロ・エディション) | 出力 | 12 | |
| rx_pma_rcfg_mgmt_write ( インテル® Quartus® Primeプロ・エディション) | 出力 | 1 | |
| rx_pma_rcfg_mgmt_read ( インテル® Quartus® Primeプロ・エディション) | 出力 | 1 | |
| rx_pma_rcfg_mgmt_readdata ( インテル® Quartus® Primeプロ・エディション) | 入力 | 32 | |
| rx_pma_rcfg_mgmt_writedata ( インテル® Quartus® Primeプロ・エディション) | 出力 | 32 | |
| rx_pma_rcfg_mgmt_waitrequest ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | |
| rx_pma_waitrequest_export ( インテル® Quartus® Primeプロ・エディション) | 入力 | 1 | |
| rx_rcfg_en_export ( インテル® Quartus® Primeプロ・エディション) | 出力 | 1 | |
| rx_rst_xcvr_export ( インテル® Quartus® Primeプロ・エディション) | 出力 | 1 | |
| tx_pll_rcfg_mgmt_translator_avalon_anti_slave_waitrequest | 入力 |
1 | TX PLLのリコンフィグレーション Avalon® メモリーマップド・インターフェイス |
| tx_pll_rcfg_mgmt_translator_avalon_anti_slave_writedata | 出力 |
32 | |
| tx_pll_rcfg_mgmt_translator_avalon_anti_slave_address | 出力 |
10 |
|
| tx_pll_rcfg_mgmt_translator_avalon_anti_slave_write | 出力 |
1 | |
| tx_pll_rcfg_mgmt_translator_avalon_anti_slave_read | 出力 |
1 | |
| tx_pll_rcfg_mgmt_translator_avalon_anti_slave_readdata | 入力 |
32 | |
| tx_pll_waitrequest_pio_external_connection_export | 入力 |
1 | TX PLL待機要求 |
| tx_pma_rcfg_mgmt_translator_avalon_anti_slave_address | 出力 |
12 |
TX PMAのリコンフィグレーション Avalon® メモリーマップド・インターフェイス |
| tx_pma_rcfg_mgmt_translator_avalon_anti_slave_write | 出力 |
1 | |
| tx_pma_rcfg_mgmt_translator_avalon_anti_slave_read | 出力 |
1 | |
| tx_pma_rcfg_mgmt_translator_avalon_anti_slave_readdata | 入力 |
32 | |
| tx_pma_rcfg_mgmt_translator_avalon_anti_slave_writedata | 出力 |
32 | |
| tx_pma_rcfg_mgmt_translator_avalon_anti_slave_waitrequest | 入力 |
1 | |
| tx_pma_waitrequest_pio_external_connection_export | 入力 |
1 | TX PMA待機要求 |
| tx_pma_cal_busy_pio_external_connection_export | 入力 |
1 | TX PMAリキャリブレーションのビジー |
| tx_pma_ch_export | 出力 |
2 | TX PMAチャネル |
| tx_rcfg_en_pio_external_connection_export | 出力 |
1 | TX PMAリコンフィグレーションのイネーブル |
| tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_writedata | 出力 |
32 | TX IOPLLのリコンフィグレーション Avalon® メモリーマップド・インターフェイス |
| tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_readdata | 入力 |
32 | |
| tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_waitrequest | 入力 |
1 | |
| tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_address | 出力 |
9 | |
| tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_write | 出力 |
1 | |
| tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_read | 出力 |
1 | |
| tx_os_pio_external_connection_export | 出力 |
2 |
オーバーサンプリング係数
|
| tx_rst_pll_pio_external_connection_export | 出力 |
1 | IOPLLおよびTX PLLへのリセット |
| tx_rst_xcvr_pio_external_connection_export | 出力 |
1 | TXネイティブPHYへのリセット |
| wd_timer_resetrequest_reset | 出力 |
1 | ウォッチドッグ・タイマーのリセット |
| color_depth_pio_external_connection_export | 入力 |
2 | 色深度 |
| tx_hpd_ack_pio_external_connection_export | 出力 |
1 | TXホットプラグ検出のハンドシェイクで使用 |
| tx_hpd_req_pio_external_connection_export | 入力 |
1 |