HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

4.4.5.1. プッシュボタンとLEDの機能

ボード上のプッシュボタンとLEDの機能を使用し、デモンストレーションを制御します。
表 53.  プッシュボタンとLEDインジケーター (SUPPORT FRL = 0)
プッシュボタン/LED 機能
cpu_resetn 1回押すと、システムリセットが実行されます。
user_pb[0] 1回押すと、HPD信号が標準のHDMIソースに切り替わります。
user_pb[1]
  • 長押しすることで、DVIでエンコードされた信号を送信するようにTXコアに指示します。
  • リリースすると、HDMIでエンコードされた信号が送信されます。
  • 着信ビデオが8bpc RGBの色空間にあることを確認します。
user_pb[2]
  • 長押しすることで、サイドバンド信号からのInfoFrameの送信を停止するようにTXコアに指示します。
  • リリースすると、サイドバンド信号からのInfoFrameの送信が再開します。

user_led[0]

 RX HDMI PLLのロックステータス
  • 0: ロックされていません
  • 1: ロックされています

user_led[1]

 RX HDMIコアのロックステータス
  • 0: 少なくとも1チャネルがロックされていません
  • 1: 3チャネルはすべてロックされています

user_led[2]

 RX HDCP1x IPの復号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ

user_led[3]

 RX HDCP2x IPの復号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ

user_led[4]

 TX HDMI PLLのロックステータス
  • 0: ロックされていません
  • 1: ロックされています

user_led[5]
TXトランシーバーPLLのロックステータス
  • 0: ロックされていません
  • 1: ロックされています

user_led[6]

 TX HDCP1x IPの暗号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ

user_led[7]

 TX HDCP2x IPの暗号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ
表 54.  プッシュボタンとLEDインジケーター (SUPPORT FRL = 1)
プッシュボタン/LED 機能
cpu_resetn 1回押すと、システムリセットが実行されます。
user_dipsw

パススルーモードを切り替えるユーザー定義のDIPスイッチ

  • オフ (デフォルト位置) = パススルー

    FPGAのHDMI RXは、外部シンクからEDIDを取得し、接続している外部ソースに提供します。

  • オン = RX最大FRLレートを Nios® IIターミナルから制御することができます。このコマンドは、最大FRLレートの値を操作することにより、RX EDIDを変更します。

さまざまなFRLレートの設定については、異なるFRLレートでのデザインの実行 を参照してください。

user_pb[0] 1回押すと、HPD信号が標準のHDMIソースに切り替わります。
user_pb[1] 予約済み
user_pb[2] 1回押すと、Bitec HDMI 2.1 FMCドーターカードのTXに接続されているシンクからSCDCレジスターが読み出されます。
注: 読み出しを有効にするには、ソフトウェアでDEBUG_MODEを1に設定する必要があります。
user_led_g[0] RX FRLクロックPLLのロックステータス
  • 0: ロックされていません
  • 1: ロックされています
user_led_g[1] RX HDMIビデオのロックステータス
  • 0: ロックされていません
  • 1: ロックされています
user_led_g[2] RX HDCP1x IPの復号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ
user_led_g[3] RX HDCP2x IPの復号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ
user_led_g[4] TX FRLクロックPLLのロックステータス
  • 0: ロックされていません
  • 1: ロックされています
user_led_g[5] TX HDMIビデオのロックステータス
  • 0 = ロックされていません
  • 1 = ロックされています
user_led_g[6] TX HDCP1x IPの暗号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ
user_led_g[7]
TX HDCP2x IPの暗号化ステータス
  • 0: 非アクティブ
  • 1: アクティブ
レベル 2 の表題