HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

2.5.2. HDMI RXのコンポーネント

HDMI RXのトップ・コンポーネントには、RXコアのトップレベル・コンポーネント、オプションのI2CスレーブおよびEDID RAM、IOPLL、トランシーバーPHYリセット・コントローラー、RXネイティブPHY、およびRXリコンフィグレーション管理のブロックが含まれます。
図 9. HDMI RXのトップ・コンポーネント
表 10.  HDMI RXのトップ・コンポーネント
モジュール 説明
HDMI RXコア

IPは、トランシーバー・ネイティブPHYからシリアルデータを受信し、データのアライメント、チャネルデスキュー、TMDSのデコーディング、補助データのデコーディング、ビデオデータのデコーディング、オーディオデータのデコーディング、およびデスクランブルを実行します。
I2Cスレーブ
I2Cは、シンクのDDC (Display Data Channel) とSCDC (Status and Data Channel) に使用されるインターフェイスです。HDMIソースは、DDCを使用してE-EDID (Enhanced Extended Display Identification Data) のデータ構造を読み取ることにより、シンクの機能と特性を特定します。
  • E-EDIDの8ビットのI2Cスレーブアドレスは、0xA0と0xA1です。LSBはアクセスタイプを示します。読み出しの場合は1、書き込みの場合は0です。HPDイベントが発生すると、I2Cスレーブは、オンチップRAMから読み出すことによってE-EDIDデータに応答します。
  • I2Cスレーブ専用コントローラーもまた、HDMI 2.0および2.1の動作のSCDCをサポートします。SCDCの9ビットのI2Cスレーブアドレスは、0xA8と0xA9です。HPDイベントが発生すると、I2Cスレーブは、HDMI RXコアのSCDCインターフェイスに対する書き込みまたは読み出しトランザクションを実行します。
  • FRL (Fixed Rate Link) のリンク・トレーニング・プロセスもまた、I2Cインターフェイスを介して行われます。HPDのイベント時、またはソースが異なるFRLレートをFRL Rateレジスター (SCDCレジスター0x31のビット[3:0]) に書き込むと、リンク・トレーニング・プロセスが開始します。
    注: SCDCのこのI2Cスレーブ専用コントローラーは、HDMI 2.0またはHDMI 2.1を目的としていない場合は必要ありません。
EDID RAM

このデザインでは、RAM 1-Port IPを使用してEDIDの情報を格納します。標準の2線式 (クロックおよびデータ) シリアル・バス・プロトコル (I2Cスレーブ専用コントローラー) では、CEA-861-D準拠のE-EDIDデータ構造を転送します。このEDID RAMは、E-EDIDの情報を格納します。

  • TMDSモードでは、デザインはTXからRXへのEDIDのパススルーをサポートします。EDIDのパススルーの際は、TXが外部シンクに接続されると、 Nios® IIプロセッサーは外部シンクからEDIDを読み出し、EDID RAMに書き込みます。
  • FRLモードでは、 Nios® IIプロセッサーは、global.hスクリプトのHDMI_RX_MAX_FRL_RATEパラメーターに基づき、各リンクレートに対する事前にコンフィグレーションされているEDIDを書き込みます。
サポートされているFRLレートに対し、次のHDMI_RX_MAX_FRL_RATE入力を使用します。
  • 1: 3G 3レーン
  • 2: 6G 3レーン
  • 3: 6G 4レーン
  • 4: 8G 4レーン
  • 5: 10G 4レーン (デフォルト)
  • 6: 12G 4レーン
IOPLL

HDMI RXでは、 2つのIOPLLを使用します。

  • 最初のIOPLL (pll_tmds) は、RX CDRリファレンス・クロックを生成します。このIOPLLは、TMDSモードでのみ使用されます。このIOPLLのリファレンス・クロックは、TMDSクロックを受信します。CDRでは50MHz未満のリファレンス・クロックを受信できず、TMDSクロック周波数の範囲は25MHzから340MHzであるため、TMDSモードではこのIOPLLを使用します。このIOPLLは、25MHzから50MHzの周波数範囲の場合は入力リファレンス・クロックの5倍のクロック周波数を提供し、50MHzから340MHzの周波数範囲の場合は入力リファレンス・クロックと同じクロック周波数を提供します。
  • 2番目のIOPLL (iopll_frl) は、RXコアのFRLクロックを生成します。このリファレンス・クロックは、CDRのリカバリークロックを受信します。

    FRLクロック周波数 = レーンあたりのデータレート x 4 / (クロックあたりのFRL文字 x 18)
トランシーバーPHYリセット・コントローラー

トランシーバーPHYリセット・コントローラーは、RXトランシーバーの信頼性の高い初期化を保証します。このコントローラーのリセット入力はRXのリコンフィグレーションによってトリガーされ、ブロック内のリセットシーケンスに応じて、対応するアナログおよびデジタルリセット信号をトランシーバー・ネイティブPHYブロックに生成します。
RXネイティブPHY

外部ビデオソースからシリアルデータを受信するハード・トランシーバー・ブロックです。データをHDMI RXコアに渡す前に、シリアルデータをパラレルデータにデシリアライズします。このブロックは、FRLモードの拡張PCSで実行されます。

RX CDRには2つのリファレンス・クロックがあります。

  • リファレンス・クロック0は、TMDSクロックから派生するIOPLL TMDS (pll_tmds) の出力クロックに接続されます。
  • リファレンス・クロック1は、固定100MHzクロックに接続されます。TMDSモードでは、RX CDRはリファレンス・クロック0を選択するようにリコンフィグレーションされ、FRLモードでは、RX CDRはリファレンス・クロック1を選択するようにリコンフィグレーションされます。
RXリコンフィグレーション管理

TMDSモードでは、RXリコンフィグレーション管理ブロックはレート検出回路とともにHDMI PLLを実装し、RXトランシーバーを250Mbpsから6,000Mbpsの範囲の任意のリンクレートで動作するように駆動します。

FRLモードでは、RXリコンフィグレーション管理ブロックは、SCDC_FRL_RATEレジスターフィールド (0x31[3:0]) のFRLレートに応じて、RXトランシーバーを3Gbps、6Gbps、8Gbps、10Gbps、または12Gbpsで動作するようにリコンフィグレーションします。

RXリコンフィグレーション管理ブロックは、TMDSモードの標準PCS/RXとFRLモードの拡張PCSを切り替えます。

図 10 を参照してください。

図 10. RXリコンフィグレーション・シーケンスのフロー次の図は、入力データストリームとリファレンス・クロック周波数を受信した際、またはトランシーバーのロックが解除された際のコントローラーのマルチレート・リコンフィグレーション・シーケンスのフローを示しています。
レベル 2 の表題