HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

4.3. Nios IIプロセッサーのソフトウェア・フロー

Nios IIソフトウェアのフローチャートには、HDMIのアプリケーションを介したHDCPの認証制御が含まれます。

図 30. Nios IIプロセッサーのソフトウェアのフローチャート
  1. Nios IIソフトウェアは、HDMI TX PLL、TXトランシーバーPHY、I2Cマスター、外部TIリタイマーを初期化およびリセットします。
  2. Nios IIソフトウェアは、RXレート検出回路からの定期的なレート検出有効信号をポーリングし、ビデオ解像度が変更されており、TXのリコンフィグレーションが必要かを判断します。ソフトウェアはまた、TXホットプラグ検出信号をポーリングし、TXホットプラグ・イベントが発生したかを判断します。
  3. RXレート検出回路から有効な信号を受信すると、NiosIIソフトウェアはHDMI RXからSCDCとクロック深度の値を読み出し、検出されたレートに基づきクロック周波数バンドを取得して、HDMI TX PLLとトランシーバーPHYのリコンフィグレーションが必要かを判断します。TXのリコンフィグレーションが必要な場合は、NiosIIソフトウェアはI2Cにマスターに対して、SCDC値を外部RXに送信するように命令します。次に、HDMI TX PLLおよびTXトランシーバーPHYをリコンフィグレーションするように命令し、それにデバイスのリキャリブレーション、リセットシーケンスが続きます。レートが変更されない場合は、TXのリコンフィグレーションとHDCPの再認証はどちらも必要ありません。
  4. TXホットプラグ・イベントが発生すると、NiosIIソフトウェアはI2Cマスターに対して、SCDC値を外部RXに送信するように命令します。その後、RXからEDIDを読み出し、内部EDID RAMを更新します。ソフトウェアは次に、EDID情報をアップストリームに伝播します。
  5. Nios IIソフトウェアは、I2Cマスターに対して外部RXからオフセット0x50を読み出すように命令することで、HDCPアクティビティーを開始し、ダウンストリームがHDCPに対応しているかを検出します。
    • 返されたHDCP2Versionの値が1の場合、ダウンストリームはHDCP2xに対応しています。
    • 0x50読み出し全体の戻り値が0の場合、ダウンストリームはHDCP1xに対応しています。
    • 0x50読み出し全体の戻り値が1の場合、ダウンストリームはHDCPに対応していない、もしくは非アクティブです。
    • 以前はHDCP対応ではない、もしくは非アクティブなダウンストリームが現在はHDCPに対応している場合、ソフトウェアはアップストリームのリピーター (RX) のREPEATERビットを1に設定し、RXは現在リピーターであることを示します。
    • 以前はHDCPに対応していたダウンストリームが現在はHDCPに対応していない、または非アクティブな場合、ソフトウェアはREPEATERビットを0に設定し、RXが現在エンドポイント・レシーバーであることを示します。
  6. ソフトウェアは、HDCP2xの認証プロトコルを開始します。これには、RX証明書の署名検証、マスター鍵の交換、位置の確認、セッション鍵の交換、ペアリング、リピーターでの認証 (トポロジー情報の伝播など) が含まれます。
  7. 認証状態の際は、NiosIIソフトウェアはI2Cマスターに対して、RxStatusレジスターを外部RXからポーリングするように命令します。ソフトウェアでREAUTH_REQビットが設定されていることを検出すると、再認証が開始され、TXの暗号化が無効になります。
  8. ダウンストリームがリピーターで、RxStatusレジスターのREADYビットが1に設定されている場合は通常、ダウンストリームのトポロジーが変更されたことを示します。そのため、NiosIIソフトウェアはI2Cマスターに対して、ReceiverID_Listをダウンストリームから読み出し、リストを検証するように命令します。リストが有効で、トポロジーエラーが検出されない場合、ソフトウェアはコンテンツストリーム管理モジュールに進みます。それ以外の場合は、再認証を開始し、TXの暗号化を無効にします。
  9. Nios IIソフトウェアは、ReceiverID_ListとRxInfoの値を準備し、アップストリームのリピーター (RX) のAvalon-MMリピーター・メッセージ・ポートに書き込みます。RXではその後、リストを外部TX (アップストリーム) に伝播します。
  10. この時点で認証は完了しています。ソフトウェアはTXの暗号化を有効にします。
  11. ソフトウェアは、HDCP1x認証プロトコルを開始します。これには、鍵の交換とリピーターでの認証が含まれます。
  12. Nios IIソフトウェアは、リンクの整合性チェックを実行します。これは、Ri’およびRiをそれぞれ外部RX (ダウンストリーム) およびHDCP1x TXから読み出し、比較することによって行います。値が一致しない場合は同期を失っていることを示しています。ソフトウェアは再認証を開始し、TXの暗号化を無効にします。
  13. ダウンストリームがリピーターで、BcapsレジスターのREADYビットが1に設定されている場合は通常、ダウンストリームのトポロジーが変更されたことを示します。そのため、NiosIIソフトウェアはI2Cマスターに対して、KSV listの値をダウンストリームから読み出し、リストを検証するように命令します。リストが有効で、トポロジーエラーが検出されない場合、ソフトウェアはKSV listとBstatusの値を準備し、アップストリームのリピーター (RX) のAvalon-MMリピーター・メッセージ・ポートに書き込みます。RXではその後、リストを外部TX (アップストリーム) に伝播します。それ以外の場合は、再認証を開始し、TXの暗号化を無効にします。
レベル 2 の表題