HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
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1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

2.5.3. トップレベルの共通ブロック

トップレベルの共通ブロックには、トランシーバー・アービター、RX-TXリンクのコンポーネント、およびCPUサブシステムが含まれます。
表 11.  トップレベルの共通ブロック
モジュール 説明
トランシーバー・アービター

この汎用機能ブロックは、同じ物理チャネル内のRXまたはTXトランシーバーのいずれかがリコンフィグレーションを必要とする際に、トランシーバーの同時再キャリブレーションを防ぎます。同時再キャリブレーションは、同じチャネル内のRXおよびTXトランシーバーが独立したIPの実装に割り当てられているアプリケーションに影響を与えます。

このトランシーバー・アービターは解像度の拡張であり、シンプレックスTXとシンプレックスRXを同じ物理チャネルにマージする際に推奨されます。このトランシーバー・アービターはまた、1つのチャネル内のシンプレックスRXトランシーバーとTXトランシーバーを対象とする Avalon® メモリーマップドRXリコンフィグレーション要求およびTXリコンフィグレーション要求のマージとアービトレーションを支援します。トランシーバーのリコンフィグレーション・インターフェイス・ポートには、順次にアクセスすることしかできません。

このデザイン例のトランシーバー・アービターとTX/RXネイティブPHY/PHYリセット・コントローラーのブロック間のインターフェイス接続は、汎用モードを示しており、トランシーバー・アービターを使用する任意のIPの組み合わせに適用されます。チャネルでRXまたはTXトランシーバーの一方のみを使用している場合は、トランシーバー・アービターは必要ありません。

トランシーバー・アービターは、 Avalon® メモリーマップド・リコンフィグレーション・インターフェイスを介してリコンフィグレーションの要求元を識別します。また、対応するtx_reconfig_cal_busyまたはrx_reconfig_cal_busyが必要に応じてゲーティングされることを保証します。

HDMIのアプリケーションでは、RXのみがリコンフィグレーションを開始します。アービターを介して Avalon® メモリーマップド・リコンフィグレーション要求をチャネリングすることにより、アービターは、リコンフィグレーション要求がRXから発信されていることを識別し、 tx_reconfig_cal_busyのアサートをゲーティングして、rx_reconfig_cal_busyがアサートされるようにします。ゲーティングにより、TXトランシーバーが意図せずにキャリブレーション・モードに移行するのを防ぎます。
注: HDMIではRXのリコンフィグレーションのみを必要とするため、tx_reconfig_mgmt_*信号はオフに結び付けられます。また、 Avalon®メモリー・マップド・インターフェイスはアービターとTXネイティブPHYブロックの間には必要ありません。デザイン例では、ブロックはTX/RXネイティブPHY/PHYリセット・コントローラーへの一般的なトランシーバー・アービターの接続を示すようにインターフェイスに割り当てられています。
RX-TXリンク
  • HDMI RXコアからのビデオデータ出力および同期信号は、RXおよびTXビデオ・クロック・ドメイン間でDCFIFOを介してループします。
  • HDMI TXコアの補助データポートは、DCFIFOを移動する補助データをバックプレッシャーを介して制御します。バックプレッシャーにより、補助データポートに不完全な補助パケットがないことを保証します。
  • このブロックはまた、外部フィルタリングを実行します。
    • 補助データストリームからオーディオデータとオーディオクロック再生パケットをフィルタリングし、HDMI TXコアの補助データポートに送信します。
    • HDR (High Dynamic Range) InfoFrameをHDMI RX補助データからフィルタリングし、 Avalon® ストリーミング・マルチプレクサーを介してHDMI TXの補助データにサンプルHDR InfoFrameを挿入します。
CPUサブシステム

CPUサブシステムは、SCDCおよびDDCのコントローラー、およびソース・リコンフィグレーション・コントローラーとして機能します。

  • ソースSCDCコントローラーには、I2Cマスター・コントローラーが含まれています。I2Cマスター・コントローラーは、HDMI 2.0の動作において、SCDCデータ構造をFPGAソースから外部シンクに転送します。例えば、発信データストリームが6,000Mbpsの場合、 Nios® IIプロセッサーはI2Cマスター・コントローラーに対して、シンクのTMDSコンフィグレーション・レジスターのTMDS_BIT_CLOCK_RATIOビットとSCRAMBLER_ENABLEビットを1に更新するように命令します。
  • また、同じI2Cマスターで、DDCデータ構造 (E-EDID) をHDMIソースと外部シンクの間で転送します。
  • Nios® IIのCPUは、HDMIソースのリコンフィグレーション・コントローラーとして機能します。CPUは、RXリコンフィグレーション管理モジュールからの定期的なレート検出に依存して、TXにリコンフィグレーションが必要かを判断します。 Avalon® メモリーマップド・スレーブ・トランスレーターは、 Nios® IIプロセッサーの Avalon® メモリーマップド・マスター・インターフェイスと外部でインスタンス化されたHDMIソースのIOPLLおよびTXネイティブPHYの Avalon® メモリーマップド・スレーブ・インターフェイスとの間のインターフェイスを提供します。
  • 外部シンクを備えるI2Cマスター・インターフェイスを介してリンク・トレーニングを実行します。
レベル 2 の表題