HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

ダウンロード PDF
ID 683156
日付 5/12/2021
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

4.5. FPGAデザインに組み込まれている暗号化キーの保護

多くのFPGAデザインでは暗号化を実装しており、多くの場合は、FPGAビットストリームに秘密鍵を埋め込む必要があります。 インテル® Stratix® 10やインテルAgilexのような新しいデバイスファミリーにはセキュア・デバイス・マネージャー・ブロックがあり、これらの秘密鍵を安全にプロビジョニングおよび管理することができます。これらの機能が存在しない場合は、暗号化により、埋め込まれている秘密ユーザーキーを含むFPGAビットストリームのコンテンツを保護することができます。

ユーザーキーは、デザイン環境内で安全に保つ必要があり、理想的には、自動化された安全なプロセスを使用してデザインに追加する必要があります。次の手順は、このようなプロセスを インテル® Quartus® Primeのツールを使用して実装する方法を示しています。
  1. 非セキュア環境において、 インテル® Quartus® PrimeでHDLを開発および最適化します。
  2. デザインをセキュアな環境に転送し、自動化されたプロセスを実装して秘密鍵を更新します。オンチップメモリーはキーの値を埋め込みます。キーが更新されると、メモリー初期化ファイル (.mif) を変更し、「quartus_cdb --update_mif」アセンブラー・フローでHDCP保護キーを変更することができます。この際に、再コンパイルは必要ありません。このステップの実行時間は非常に短く、元のタイミングが維持されます。
  3. 次に、 インテル® Quartus® PrimeのビットストリームをFPGAキーで暗号化してから、暗号化されたビットストリームを非セキュア環境に転送し、最終的なテストと展開を行います。
FPGAから秘密鍵を回復できるすべてのデバッグアクセスを無効にすることが推奨されます。JTAGポートを無効にすることでデバッグ機能を完全に無効にする、もしくは、選択的に無効にし、システム内のメモリーエディターやSignal Tapなどのデバッグ機能で鍵を回復できないことを確認します。FPGAのビットストリームを暗号化する方法や、JTAGアクセスの無効化などのセキュリティー・オプションをコンフィグレーションする方法など、FPGAのセキュリティー機能の使用に関する詳細は、AN556を参照してください。
注: 難読化、またはMIFストレージの秘密鍵の別の鍵での暗号化ステップの追加を検討することができます。
レベル 2 の表題