| 2021.05.12 |
21.1 |
19.6.0 |
- 図29、HDMIを介したHDCPのデザイン例のブロック図の説明に、SUPPORT FRL = 1またはSUPPORT HDCP KEY MANAGEMENT = 1の場合を追加しました。
- デザインのウォークスルーで、HDCPキー・メモリー・ファイルのステップを追加しました。
- ハードウェアのセットアップのセクションに、SUPPORT FRL = 0の場合を追加しました。
- デザインの生成に、Support HDCP Key Managementパラメーターをオンにする手順を追加しました。
- 新しいサブセクションの外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1) を追加しました。
- 表のタイトルを、プッシュボタンとLEDインジケーターから、プッシュボタンとLEDインジケーター (SUPPORT FRL = 0) に変更しました。
- プッシュボタンとLEDインジケーター (SUPPORT FRL = 1) の表を追加しました。
- FPGAデザインに組み込まれている暗号化キーの保護の章を新しく追加しました。
- デバッグのガイドラインの章、およびHDCPのステータス信号、HDCPのソフトウェア・パラメーターの変更、よくあるご質問 (FAQ) のサブセクションを追加しました。
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| 2021.04.01 |
21.1 |
19.6.0 |
- RX専用またはTX専用のデザインに必要なコンポーネントの図を更新しました。
- 生成されるRTLファイルの表を更新しました。
- HDMI RXのトップ・コンポーネントの図を更新しました。
- HDMI RX Top Link Training Processのセクションを削除しました。
- 異なるFRLレートでのデザインの実行で、ステップを更新しました。
- HDMI 2.1デザイン例のクロックスキームの図を更新しました。
- クロックスキームの信号の表を更新しました。
- HDMI RX-TXのブロック図で図を更新し、トランシーバー・アービターからTXトップへの接続を追加しました。
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| 2020.09.28 |
20.3 |
19.5.0 |
- インテル® Arria® デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイドおよびHDMI 2.1のデザイン例 (Support FRL = 1) のセクションから、FRLモードのHDMI 2.1のデザイン例では、スピードグレード–1のデバイスのみがサポートされるという注記を削除しました。デザインは、すべてのスピードグレードをサポートします。
- HDMI 2.1のデザイン例に関連するすべてのセクションから、ls_clkの情報を削除しました。ls_clkドメインはデザイン例で使用されなくなりました。
- HDMI 2.1のデザイン例 (Support FRL = 1)、RX専用またはTX専用のデザインの作成、デザインのコンポーネント、クロックスキームのセクションで、FRLモードのHDMI 2.1のデザイン例のブロック図を更新しました。
- ディレクトリー構造のセクションで、ディレクトリーと生成されるファイルのリストを更新しました。
- インターフェイスの信号のセクションで、無関係な信号を削除し、 HDMI 2.1デザイン例の次の信号の説明を追加、または編集しました。
- sys_init
- txpll_frl_locked
- tx_os
- txphy_rcfg*信号
- tx_reconfig_done
- txcore_tbcr
- pio_in0_external_connection_export
- RTLパラメーターの設計のセクションで、次のパラメーターを追加しました。
- EDID_RAM_ADDR_WIDTH
- BITEC_DAUGHTER_CARD_REV
- USE FPLL
- POLARITY_INVERSION
- HDMI 2.0のデザイン例 (Support FRL = 0)、RX専用またはTX専用のデザインの作成、デザインのコンポーネント、クロックスキームのセクションで、 インテル® Quartus® Primeプロ・エディションのソフトウェアに向けたHDMI 2.0デザイン例のブロック図を更新しました。
- Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリングのセクションで、クロックとリセット信号の名前を更新しました。
- インターフェイスの信号のセクションで、無関係な信号を削除し、 HDMI 2.0デザイン例の次の信号の説明を追加、または編集しました。
- clk_fpga_b3_p
- REFCLK_FMCB_P
- fmcb_la_tx_p_11
- fmcb_la_rx_n_9e
- fr_clck
- reset_xcvr_powerup
- nios_tx_i2c*信号
- hdmi_ti_i2c*信号
- tx_i2c_avalon*信号
- clock_bridge_0_in_clk_clk
- reset_bridge_0_reset_reset_n
- i2c_master*信号
- nios_tx_i2c*信号
- measure_valid_pio_external_connection_export
- oc_i2c_av_slave_translator_avalon_anti_slave_0*信号
- powerup_cal_done_export
- rx_pma_cal_busy_export
- rx_pma_ch_export
- rx_pma_rcfg_mgmt*信号
- シミュレーションのテストベンチのセクションで、Include I2Cパラメーターが有効になっているデザインではシミュレーションのテストベンチがサポートされないことを示す注記を追加しました。また、シミュレーション・メッセージを更新しました。
- デザインのアップグレードのセクションを更新しました。
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| 2020.04.13 |
20.1 |
19.4.0 |
- インテル® Arria® デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイドおよびHDMI 2.1デザイン例の詳細 (Support FRL = 1) のセクションに、FRLモードのHDMI 2.1のデザイン例はスピードグレード–1のデバイスのみをサポートするという注記を追加しました。
- インテル® Arria® デバイスに向けたHDMIを介したHDCPのデザイン例のセクションを、 HDMI Intel® FPGA IPコアのユーザーガイドから移しました。
- デザインのシミュレーションのセクションを編集し、オーディオ・サンプル・ジェネレーター、サイドバンド・データ・ジェネレーター、補助データ・ジェネレーターを含めました。また、シミュレーション成功時のメッセージを更新しました。
- シミュレーションはSupport FRLが無効になっているデザインでのみ利用可能であることを示す注記を削除しました。シミュレーションは現在、Support FRLが有効になっているデザインでも利用可能です。
- Support FRLが有効になっているHDMI 2.1のデザイン例の詳細 のセクションで、機能の説明を更新しました。
- HDMI 2.1のデザイン例のHDMI 2.1 RX-TXデザインのブロック図、デザインのコンポーネント、RX専用またはTX専用のデザインの作成のセクションで、ブロック図を更新しました。新しいコンポーネントを追加し、適用されなくなったコンポーネントを削除しました。
- RX専用またはTX専用のデザインの作成のセクションで、main.cスクリプトの説明を編集しました。
- ディレクトリー構造のセクションを更新し、HDMI 2.0およびHDMI 2.1のデザイン例の新しいフォルダーとファイルを追加しました。
- HDMI 2.1のデザイン例のハードウェアおよびソフトウェアの要件のセクションを更新しました。
- HDMI 2.1のデザイン例のDynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリングのセクションで、ブロック図と信号の説明を更新しました。
- HDMI 2.1のデザイン例に、異なるFRLレートでのデザインの実行のセクションを新しく追加しました。
- HDMI 2.1のデザイン例のクロックスキームのセクションで、ブロック図と信号の説明を更新しました。
- HDMI 2.1のデザイン例のハードウェアのセットアップのセクションで、ユーザーDIPスイッチの説明を追加しました。
- HDMI 2.1のデザイン例のデザインにおける制限のセクションを更新しました。
- デザインのアップグレードのセクションを更新しました。
- HDMI 2.0およびHDMI 2.1のデザイン例のシミュレーションのテストベンチのセクションを更新しました。
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| 2020.01.16 |
19.4 |
19.3.0 |
- インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイドのセクションを更新し、新しく追加されたFRLモードでのHDMI 2.1のデザイン例の情報を含めました。
- Support FRLが有効になっているHDMI 2.1デザイン例の詳細の章を新しく追加し、新しく追加されたデザイン例に関連する情報を含めました。
- セクションのタイトルを、HDMI Intel FPGA IPデザイン例の詳細から HDMI 2.0デザイン例の詳細に変更し、より明確になるようにしました。
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| 2019.10.31 |
18.1 |
18.1 |
- tx_control_srcフォルダーに生成されるファイルを追加しました (ti_i2c.cおよびti_i2c.h)。
- ハードウェアおよびソフトウェアの要件、デザインのコンパイルとテストのセクションで、FMCドーターカード・リビジョン11のサポートを追加しました。
- デザインにおける制限のセクションを削除しました。最大スキュー制約におけるタイミング違反に関する制限は、HDMI Intel® FPGA IPのバージョン18.1で解決されています。
- 新しいRTLパラメーターのBITEC_DAUGHTER_CARD_REVを追加し、Bitec HDMIドーターカードのリビジョンを選択できるようにしました。
- fmcb_dp_m2c_pおよびfmcb_dp_c2m_p信号の説明を更新し、FMCドーターカード・リビジョン11、6、および4に関する情報を含めました。
- Bitecドーターカード・リビジョン11の次の新しい信号を追加ました。
- hdmi_tx_ti_i2c_sda
- hdmi_tx_ti_i2c_scl
- oc_i2c_master_ti_avalon_anti_slave_address
- oc_i2c_master_ti_avalon_anti_slave_write
- oc_i2c_master_ti_avalon_anti_slave_readdata
- oc_i2c_master_ti_avalon_anti_slave_writedata
- oc_i2c_master_ti_avalon_anti_slave_waitrequest
- デザインのアップグレードのセクションを追加しました。
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| 2017.11.06 |
17.1 |
17.1 |
- インテルへのブランド変更に伴い、HDMI IPコアの名称をHDMI Intel® FPGA IPに変更しました。
- Qsysの名称をプラットフォーム・デザイナーに変更しました。
- Dynamic Range and Mastering InfoFrame (HDR) の挿入とフィルタリングの機能に関する情報を追加しました。
- ディレクトリー構造を更新しました。
- スクリプトとソフトウェアのフォルダーおよびファイルを追加しました。
- 共通ファイルとhdrファイルを更新しました。
- atxファイルを削除しました。
- インテル® Quartus® Primeスタンダード・エディションと インテル® Quartus® Primeプロ・エディションのファイルを区別しました。
- デザインの生成のセクションを更新し、10AX115S2F4I1SGとして使用されるデバイスを追加しました。
- 50-100MHzのTMDSクロック周波数のデータレートを2550-5000Mbpsに編集しました。
- RX-TXリンクの情報を更新しました。、user_pb[2]ボタンをリリースすることで、外部フィルタリングを無効にすることができます。
- Nios IIソフトウェアのフローチャートを更新しました。これには、I2CマスターとHDMIソースの制御が含まれます。
- Design ExampleのGUIのパラメーターに関する情報を追加しました。
- HDMIのRXおよびTXのトップのデザイン・パラメーターを追加しました。
- HDMIのRXおよびTXの次のトップレベルの信号を追加しました。
- mgmt_clk
- reset
- i2c_clk
- hdmi_clk_in
- HDMIのRXおよびTXの次のトップレベルの信号を削除しました。
- トランシーバーのアナログ設定は、 インテル® Arria® FPGA開発キットとBitec HDMI 2.0ドーターカードでテストされることを示す注記を追加しました。アナログ設定は、お使いのボードに対して変更することができます。
- インテル® Arria® PLLのリファレンス・クロックに関して、PLLのカスケードまたは専用ではないクロックパスのジッターを回避する方法についてのリンクを追加しました。
- トランシーバーのRXピンをHDMI RXのCDR refclkとして、またはHDMI TXのTX PLL refclkとして使用できないことを示す注記を追加しました。
- TX PMAとPCSのボンディングを使用するデザインでset_max_skewの制約を追加する方法についての注記を記載しました。
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| 2017.05.08 |
17.0 |
17.0 |
- インテルにブランド名を変更しました。
- 部品番号を変更しました。
- ディレクトリー構造を更新しました。
- hdrファイルを追加しました。
- qsys_vip_passthrough.qsysをnios.qsysに変更しました。
- インテル® Quartus® Primeプロ・エディションに指定されているファイルを追加しました。
- RX-TXリンクブロックもまたHDMI RX補助データからのHigh Dynamic Range (HDR) Infoframeで外部フィルタリングを実行し、Avalon STマルチプレクサーを介してHDMI TXの補助データにHDR Infoframeサンプルを挿入するという情報を更新しました。
- トランシーバー・ネイティブPHYの説明に注記を追加し、HDMI TXチャネル間のスキュー要件を満たすには、Arria 10トランシーバー・ネイティブPHYのパラメーター・エディターでTXチャネルのボンディング・モード・オプションをPMA and PCS bondingに設定する必要があることを示しました。
- osおよびmeasure信号の説明を更新しました。
- 各TMDSクロック周波数範囲の異なるトランシーバー・データ・レートに対するオーバーサンプリング係数を変更し、TX FPLLダイレクト・クロック・スキームをサポートしました。
- TX IOPLLとTX FPLLのカスケード・クロック・スキームをTX FPLLダイレクトスキームに変更しました。
- TX PMAリコンフィグレーション信号を追加しました。
- USER_LED[7] のオーバーサンプリング・ステータスを編集しました。1はオーバーサンプリングありを示します。 (Arria 10デバイスでは、データレート < 1,000Mbps)
- HDMIのデザイン例でサポートされるシミュレーターの表を更新しました。VHDLはNCSimではサポートされません。
- Arria 10 HDMI IPコアのデザイン例のユーザーガイドのアーカイブされているバージョンへのリンクを追加しました。
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| 2016.10.31 |
16.1 |
16.1 |
初版 |