HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

3.10. シミュレーションのテストベンチ

シミュレーションのテストベンチでは、RXコアへのHDMI TXシリアル・ループバックをシミュレーションします。
注: このシミュレーション・テストベンチは、Include I2Cパラメーターが有効になっているデザインではサポートされません。
図 28.  HDMI Intel® FPGA IPのシミュレーション・テストベンチのブロック図
表 48.  テストベンチのコンポーネント
コンポーネント 説明
Video TPG ビデオ・テスト・パターン・ジェネレーター (TPG) は、ビデオ・スティミュラスを提供します。
Audio Sample Gen オーディオ・サンプル・ジェネレーターは、オーディオ・サンプル・スティミュラスを提供します。ジェネレーターは、インクリメント・テスト・データ・パターンを生成します。これは、オーディオチャネルを介して送信されます。
Aux Sample Gen 補助サンプル・ジェネレーターは、補助サンプル・スティミュラスを提供します。ジェネレーターは、トランスミッターから送信される固定データを生成します。
CRC Check このチェッカーは、TXトランシーバーのリカバリークロック周波数が目的のデータレートに一致するかをチェックします。
Audio Data Check オーディオ・データ・チェックでは、インクリメント・テスト・データ・パターンを受信しており、正しくデコードされているかを比較します。
Aux Data Check 補助データチェックでは、レシーバー側で想定している補助データを受信しており、正しくデコードされているかを比較します。

HDMIのシミュレーション・テストベンチでは、次の検証テストを行います。

HDMIの機能 検証
ビデオデータ
  • テストベンチは、入力および出力ビデオでCRCチェックを実装しています。
  • 送信データのCRCの値を受信ビデオデータで計算されるCRCに対して確認します。
  • テストベンチはその後、レシーバーからの4つの安定しているV-SYNC信号を検出すると、チェックを行います。
補助データ
  • 補助サンプル・ジェネレーターは、トランスミッターから送信される固定データを生成します。
  • レシーバー側では、チェッカーは想定されている補助データを受信しており、正しくデコードされているかを比較します。
オーディオデータ
  • オーディオ・サンプル・ジェネレーターは、インクリメント・テスト・データ・パターンを生成します。これは、オーディオチャネルを介して送信されます。
  • レシーバー側では、オーディオ・データ・チェッカーで、インクリメント・テスト・データ・パターンを受信しており、正しくデコードされているかをチェックおよび比較します。

シミュレーションが成功すると、次のメッセージが表示されます。

# SYMBOLS_PER_CLOCK 	= 2
# VIC               	= 4
# FRL_RATE          	= 0
# BPP               	= 0
# AUDIO_FREQUENCY (kHz)  = 48
# AUDIO_CHANNEL     	= 8
# Simulation pass
表 49.   HDMI Intel® FPGA IPのデザイン例でサポートされるシミュレーター
シミュレーター Verilog HDL VHDL
ModelSim* - Intel® FPGA Edition/ ModelSim* - Intel® FPGA Standard Edition はい はい
VCS* / VCS* MX はい はい
Riviera-PRO* はい はい
NCSim はい いいえ
Xcelium* Parallel はい いいえ
レベル 2 の表題