3.4. デザインのコンポーネント
HDMI Intel® FPGA IPのデザイン例には、次のコンポーネントが必要です。
| モジュール | 説明 |
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| HDMI RXコア | IPは、トランシーバー・ネイティブPHYからシリアルデータを受信し、データのアライメント、チャネルデスキュー、TMDSのデコーディング、補助データのデコーディング、ビデオデータのデコーディング、オーディオデータのデコーディング、およびデスクランブルを実行します。 |
| I2C |
I2Cは、シンクのDDC (Display Data Channel) およびSCDC (Status and Data Channel) に使用されるインターフェイスです。HDMIソースは、DDCを使用してE-EDID (Enhanced Extended Display Identification Data) のデータ構造を読み取ることにより、シンクの機能と特性を特定します。
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| EDID RAM | このデザインでは、RAM 1-Port IPコアを使用してEDIDの情報を格納します。標準の2線式 (クロックおよびデータ) シリアル・バス・プロトコル (I2Cスレーブ専用コントローラー) では、CEA-861-D準拠のE-EDIDデータ構造を転送します。このEDID RAMは、E-EDIDの情報を格納します。
注: Include EDID RAMパラメーターをオンにすると、このブロックはコア内に含まれ、このレベルでは表示されなくなります。
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| IOPLL | IOPLLは、着信TMDSクロックのRX CDRリファレンス・クロック、リンク・スピード・クロック、およびビデオクロックを生成します。
注: デフォルトのIOPLLのコンフィグレーションは、いずれのHDMI解像度においても有効ではありません。IOPLLは、電源投入時に適切な設定にリコンフィグレーションされます。
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| トランシーバーPHYリセット・コントローラー | トランシーバーPHYリセット・コントローラーは、RXトランシーバーの信頼性の高い初期化を保証します。このコントローラーのリセット入力はRXのリコンフィグレーションによってトリガーされ、ブロック内のリセットシーケンスに応じて、対応するアナログおよびデジタルリセット信号をトランシーバー・ネイティブPHYブロックに生成します。 |
| RXネイティブPHY | 外部ビデオソースからシリアルデータを受信するハード・トランシーバー・ブロックです。データをHDMI RXコアに渡す前に、シリアルデータをパラレルデータにデシリアライズします。 |
| RXリコンフィグレーション管理 | RXリコンフィグレーション管理では、レート検出回路とともにHDMI PLLを実装し、RXトランシーバーを250Mbpsから6,000Mbpsの範囲の任意のリンクレートで動作するように駆動します。 図 23 を参照してください。 |
| IOPLLリコンフィグレーション | IOPLLリコンフィグレーション・ブロックは、インテルFPGAのPLLの動的なリアルタイム・リコンフィグレーションを容易にします。このブロックは、FPGA全体をリコンフィグレーションすることなく、出力クロックの周波数とPLLの帯域幅をリアルタイムで更新します。 インテル® Arria® 10 デバイスでは、このブロックは100MHzで動作します。 IOPLLのリコンフィグレーション制限のため、IOPLLリコンフィグレーションのIP生成時は、Quartus INI permit_nf_pll_reconfig_out_of_lock=onを適用します。 Quartus INIを適用するには、「permit_nf_pll_reconfig_out_of_lock=on」をquartus.iniファイルに含め、ファイルを インテル® Quartus® Primeプロジェクト・ディレクトリーに配置します。Quartus Prime開発ソフトウェアでINIを使用してIOPLLリコンフィグレーション・ブロック (pll_hdmi_reconfig) を編集すると、警告メッセージが表示されます。
注: このQuartus INIがないと、リコンフィグレーション時にIOPLLがロックを失った場合、IOPLLのリコンフィグレーションを完了することができません。
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| PIO | パラレル入力/出力 (PIO) ブロックは、CPUサブシステムとの間のコントロール、ステータス、およびリセット・インターフェイスとして機能します。 |
図 23. マルチレート・リコンフィグレーション・シーケンスのフロー次の図は、入力データストリームとリファレンス・クロック周波数を受信した際、またはトランシーバーのロックが解除された際のコントローラーのマルチレート・リコンフィグレーション・シーケンスのフローを示しています。
| モジュール | 説明 |
|---|---|
| HDMI TXコア | IPコアは、トップレベルからビデオデータを受信し、TMDSのエンコーディング、補助データのエンコーディング、オーディオデータのエンコーディング、ビデオデータのエンコーディング、およびスクランブリングを実行します。 |
| I2Cマスター |
I2Cは、シンクのDDC (Display Data Channel) およびSCDC (Status and Data Channel) に使用されるインターフェイスです。HDMIソースは、DDCを使用してE-EDID (Enhanced Extended Display Identification Data) のデータ構造を読み取ることにより、シンクの機能と特性を特定します。
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| IOPLL | IOPLLは、着信TMDSクロックからリンク・スピード・クロックとビデオクロックを提供します。
注: デフォルトのIOPLLのコンフィグレーションは、いずれのHDMI解像度においても有効ではありません。IOPLLは、電源投入時に適切な設定にリコンフィグレーションされます。
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| トランシーバーPHYリセット・コントローラー | トランシーバーPHYリセット・コントローラーは、TXトランシーバーの信頼性の高い初期化を保証します。このコントローラーのリセット入力はトップレベルからトリガーされ、ブロック内のリセットシーケンスに応じて、対応するアナログおよびデジタルリセット信号をトランシーバー・ネイティブPHYブロックに生成します。 このブロックからのtx_ready出力信号はまた、HDMI Intel® FPGA IPへのリセット信号として機能し、トランシーバーが稼働中で、コアからデータを受信する準備ができていることを示します。 |
| トランシーバー・ネイティブPHY | ハード・トランシーバー・ブロックで、HDMI TXコアからパラレルデータを受信し、送信されるデータをシリアル化します。 リコンフィグレーション・インターフェイスはTXネイティブPHYブロックで有効にされており、TXネイティブPHYとトランシーバー・アービター間の接続を示します。TXネイティブPHYのリコンフィグレーションは行われません。
注: HDMI TXチャネル間のスキュー要件を満たすには、 インテル® Arria® 10 トランシーバー・ネイティブPHYのパラメーター・エディターで、TXチャネルのボンディング・モード・オプションをPMA and PCS bondingに設定します。また、最大スキュー (set_max_skew) 制約の要件をトランシーバー・リセット・コントローラーからのデジタルリセット信号 (tx_digitalreset) に追加する必要があります。これは、 インテル® Arria® 10 トランシーバーPHYユーザーガイドで推奨されている内容に従います。
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| TX PLL | トランスミッターのPLLブロックは、トランシーバー・ネイティブPHYブロックにシリアル高速クロックを提供します。このHDMI Intel® FPGA IPのデザイン例では、fPLLがTX PLLとして使用されます。 |
| IOPLLリコンフィグレーション | IOPLLリコンフィグレーション・ブロックは、インテルFPGAのPLLの動的なリアルタイム・リコンフィグレーションを容易にします。このブロックは、FPGA全体をリコンフィグレーションすることなく、出力クロックの周波数とPLLの帯域幅をリアルタイムで更新します。 インテル® Arria® 10 デバイスでは、このブロックは100MHzで動作します。 IOPLLのリコンフィグレーション制限のため、IOPLLリコンフィグレーションのIP生成時は、Quartus INI permit_nf_pll_reconfig_out_of_lock=onを適用します。 Quartus INIを適用するには、「permit_nf_pll_reconfig_out_of_lock=on」をquartus.iniファイルに含め、ファイルを インテル® Quartus® Primeプロジェクト・ディレクトリーに配置します。 インテル® Quartus® Prime開発ソフトウェアでINIを使用してIOPLLリコンフィグレーション・ブロック (pll_hdmi_reconfig) を編集すると、警告メッセージが表示されます。
注: このQuartus INIがないと、リコンフィグレーション時にIOPLLがロックを失った場合、IOPLLのリコンフィグレーションを完了することができません。
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| PIO | パラレル入力/出力 (PIO) ブロックは、CPUサブシステムとの間のコントロール、ステータス、およびリセット・インターフェイスとして機能します。 |
| TMDSクロック周波数 (MHz) | TMDSのビットとクロックの比率 | オーバーサンプリング係数 | トランシーバー・データ・レート (Mbps) |
|---|---|---|---|
| 85-150 | 1 | 適用なし | 3400-6000 |
| 100-340 | 0 | 適用なし | 1000-3400 |
| 50-100 | 0 | 5 | 2500-5000 |
| 35-50 | 0 | 3 | 1050-1500 |
| 30-35 | 0 | 4 | 1200-1400 |
| 25-30 | 0 | 5 | 1250-1500 |
| モジュール | 説明 |
|---|---|
| トランシーバー・アービター | この汎用機能ブロックは、同じ物理チャネル内のRXまたはTXトランシーバーのいずれかがリコンフィグレーションを必要とする際に、トランシーバーの同時再キャリブレーションを防ぎます。同時再キャリブレーションは、同じチャネル内のRXおよびTXトランシーバーが独立したIPの実装に割り当てられているアプリケーションに影響を与えます。 このトランシーバー・アービターは解像度の拡張であり、シンプレックスTXとシンプレックスRXを同じ物理チャネルにマージする際に推奨されます。このトランシーバー・アービターはまた、1つのチャネル内のシンプレックスRXトランシーバーとTXトランシーバーを対象とするAvalon-MM RXリコンフィグレーション要求およびTXリコンフィグレーション要求のマージとアービトレーションを支援します。トランシーバーのリコンフィグレーション・インターフェイス・ポートには、順次にアクセスすることしかできません。 このデザイン例のトランシーバー・アービターとTX/RXネイティブPHY/PHYリセット・コントローラーのブロック間のインターフェイス接続は、汎用モードを示しており、トランシーバー・アービターを使用する任意のIPの組み合わせに適用されます。チャネルでRXまたはTXトランシーバーの一方のみを使用している場合は、トランシーバー・アービターは必要ありません。 トランシーバー・アービターは、Avalon-MMリコンフィグレーション・インターフェイスを介してリコンフィグレーションの要求元を識別します。また、対応するtx_reconfig_cal_busyまたはrx_reconfig_cal_busyが必要に応じてゲーティングされることを保証します。
HDMIのアプリケーションでは、RXのみがリコンフィグレーションを開始します。アービターを介してAvalon-MMリコンフィグレーション要求をチャネリングすることにより、アービターは、リコンフィグレーション要求がRXから発信されていることを識別し、 tx_reconfig_cal_busyのアサートをゲーティングして、rx_reconfig_cal_busyがアサートされるようにします。ゲーティングにより、TXトランシーバーが意図せずにキャリブレーション・モードに移行するのを防ぎます。
注: HDMIではRXのリコンフィグレーションのみを必要とするため、tx_reconfig_mgmt_*信号はオフに結び付けられます。また、Avalon-MMインターフェイスはアービターとTXネイティブPHYブロックの間には必要ありません。デザイン例では、ブロックはTX/RXネイティブPHY/PHYリセット・コントローラーへの一般的なトランシーバー・アービターの接続を示すようにインターフェイスに割り当てられています。
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| RX-TXリンク |
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| CPUサブシステム | CPUサブシステムは、SCDCおよびDDCのコントローラー、およびソース・リコンフィグレーション・コントローラーとして機能します。
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図 24. リコンフィグレーション・シーケンスのフロー次の図は、NiosIIソフトウェアのフローを示しています。これには、I2CマスターとHDMIソースの制御が含まれます。