HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
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1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
機能 2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

2. HDMI 2.1のデザイン例 (Support FRL = 1)

FRLモードのHDMI 2.1のデザイン例は、4つのRXチャネルと4つのTXチャネルで構成される1つのHDMIインスタンスのパラレル・ループバックを示します。
表 3.   インテル® Arria® 10 デバイスに向けたHDMI 2.1のデザイン例
デザイン例 データレート チャネルモード ループバック・タイプ

Arria 10 HDMI RX-TX Retransmit

  • 12Gbps (FRL)
  • 10Gbps (FRL)
  • 8Gbps (FRL)
  • 6Gbps (FRL)
  • 3Gbps (FRL)
  • < 6Gbps (TMDS)
 シンプレックス パラレル、FIFOバッファーあり

機能

  • このデザインでは、FIFOバッファーをインスタンス化し、HDMI 2.1のシンクとソース間で直接HDMIビデオストリームのパススルーを実行します。
  • このデザインでは、ランタイムにFRLモードとTMDSモードを切り替えることができます。
  • このデザインでは、デバッグの初期段階でLEDステータスを使用します。
  • このデザインには、HDMIのRXおよびTXインスタンスが付属しています。
  • このデザインは、RX-TXリンクモジュールでのDynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリングを示します。
  • このデザインでは、TXに接続されるシンクとRXに接続されるソースの間でFRLレートをネゴシエートします。デフォルトのコンフィグレーションで、デザインでは外部シンクからオンボードのRXにEDIDをパススルーします。 Nios® IIプロセッサーは、TXに接続されているシンクの機能に基づきリンクをネゴシエートします。また、user_dipswオンボードスイッチを切り替え、TXおよびRXのFRL機能を手動で制御することができます。
  • このデザインには、いくつかのデバッグ機能が含まれています。

RXインスタンスは、外部ビデオ・ジェネレーターからビデオソースを受信します。データはその後ループバックFIFOを通過してTXインスタンスに送信されます。機能を確認するには、HDMI接続を備える外部のビデオ・アナライザー、モニター、またはテレビをTXコアに接続する必要があります。


セクションの内容
HDMI 2.1 RX-TX Retransmitデザインのブロック図
RX専用またはTX専用のデザインの作成
ハードウェアおよびソフトウェアの要件
ディレクトリー構造
デザインのコンポーネント
Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング
デザインのソフトウェア・フロー
異なるFRLレートでのデザインの実行
クロックスキーム
インターフェイスの信号
RTLパラメーターの設計
ハードウェアの設定
シミュレーションのテストベンチ
デザインにおける制限
デバッグの機能
デザインのアップグレード

レベル 2 の表題