HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

2.10. インターフェイスの信号

次の表は、FRLが有効になっているHDMIデザイン例の信号を一覧にしています。
表 16.  トップレベルの信号
信号 方向 幅 説明
オンボードのオシレーターの信号
clk_fpga_b3_p

入力

 1

コアのリファレンス・クロックに向けた100MHzのフリーランニング・クロック
refclk4_p

入力

 1

トランシーバーのリファレンス・クロックに向けた100MHzのフリーランニング・クロック
ユーザー・プッシュ・ボタンとLED
user_pb

入力

 1

HDMI Intel® FPGA IPのデザインの機能を制御するプッシュボタン

cpu_resetn

入力

 1

グローバルリセット
user_led_g

出力

 8

緑色LEDディスプレイ

LEDの機能に関しては、ハードウェアの設定 を参照してください。

user_dipsw

入力

 1

ユーザー定義のDIPスイッチ

DIPスイッチの機能に関しては、ハードウェアの設定 を参照してください。

FMCポートBのHDMI FMCドーターカード・ピン
fmcb_gbtclk_m2c_p_0

入力

1

 HDMI RX TMDSクロック
fmcb_dp_m2c_p

入力

 4

HDMI RXのクロック、赤、緑、および青のデータチャネル
fmcb_dp_c2m_p

出力

 4

HDMI TXのクロック、赤、緑、および青のデータチャネル
fmcb_la_rx_p_9

入力

 1

HDMI RX +5V電力検出
fmcb_la_rx_p_8

入出力

 1 HDMI RXホットプラグ検出
fmcb_la_rx_n_8

入出力

 1

DDCおよびSCDC向けHDMI RX I2C SDA

fmcb_la_tx_p_10

入力

 1 DDCおよびSCDC向けHDMI RX I2C SCL
fmcb_la_tx_p_12

入力

 1 HDMI TXホットプラグ検出
fmcb_la_tx_n_12

入出力

 1 DDCおよびSCDC向けHDMI I2C SDA
fmcb_la_rx_p_10

入出力

 1

DDCおよびSCDC向けHDMI I2C SCL

fmcb_la_tx_n_9

入出力

 1

リドライバーの制御に向けたHDMI I2C SDA

fmcb_la_rx_p_11

入出力

 1

リドライバーの制御に向けたHDMI I2C SCL

表 17.  HDMI RXのトップレベルの信号
信号 方向 幅 説明
クロックおよびリセット信号
mgmt_clk

入力

 1

システムのクロック入力 (100 MHz)
reset

入力

 1

システムのリセット入力
rx_tmds_clk

入力

 1

HDMI RX TMDSクロック
i2c_clk

入力

 1

DDCおよびSCDCインターフェイスのクロック入力
rxphy_cdr_refclk1

入力

 1

RX CDRリファレンス・クロック1のクロック入力。クロック周波数は100MHzです。
rx_vid_clk

出力

 1

ビデオクロック出力
sys_init

出力

 1

システムの初期化で、電源投入時にシステムをリセットします。
RXのトランシーバーとIOPLLの信号
rxpll_tmds_locked

出力

 1

TMDSクロックのIOPLLがロックされていることを示します。
rxpll_frl_locked

出力

 1

FRLクロックのIOPLLがロックされていることを示します。
rxphy_serial_data

入力

 4

RXネイティブPHYへのHDMIシリアルデータ
rxphy_ready

出力

 1

RXネイティブPHYの準備が完了していることを示します。
rxphy_cal_busy_raw

出力

 4

トランシーバー・アービターへのRXネイティブPHYキャリブレーションのビジー
rxphy_cal_busy_gated

入力

 4

トランシーバー・アービターからRXネイティブPHYへのキャリブレーション・ビジー信号
rxphy_rcfg_slave_write

入力

 4

RXネイティブPHYからトランシーバー・アービターへのトランシーバー・リコンフィグレーション Avalon®メモリー・マップド・インターフェイス

rxphy_rcfg_slave_read

入力

 4
rxphy_rcfg_slave_address

入力

 40
rxphy_rcfg_slave_writedata

入力

 128
rxphy_rcfg_slave_readdata

出力

 128
rxphy_rcfg_slave_waitrequest

出力

 4
RXリコンフィグレーション管理
rxphy_rcfg_busy

出力

 1

RXリコンフィグレーションのビジー信号
rx_tmds_freq

出力

 24

HDMI RX TMDSクロック周波数の測定 (10ミリ秒)
rx_tmds_freq_valid

出力

 1

RX TMDSクロック周波数の測定が有効であることを示します。
rxphy_os

出力

 1
オーバーサンプリング係数
  • 0: 1倍のオーバーサンプリング
  • 1: 5倍のオーバーサンプリング
rxphy_rcfg_master_write

出力

 1

トランシーバー・アービターへのRXリコンフィグレーション管理 Avalon®メモリー・マップド・インターフェイス

rxphy_rcfg_master_read

出力

 1
rxphy_rcfg_master_address

出力

 12
rxphy_rcfg_master_writedata

出力

 32
rxphy_rcfg_master_readdata

入力

 32
rxphy_rcfg_master_waitrequest

入力

 1
HDMI RXコアの信号
rx_vid_clk_locked

入力

 1

vid_clkが安定していることを示します。
rxcore_frl_rate

出力

 4

RXコアが動作しているFRLレートを示します。

  • 0: レガシーモード (TMDS)
  • 1: 3Gbps 3レーン
  • 2: 6Gbps 3レーン
  • 3: 6Gbps 4レーン
  • 4: 8Gbps 4レーン
  • 5: 10Gbps 4レーン
  • 6: 12Gbps 4レーン
  • 7-15: 予約済み
rxcore_frl_locked

出力

 4

各ビットは、FRLロックを達成している特定のレーンを示します。RXコアがアライメントおよびデスキューを正常に実行し、レーンのロックを達成すると、FRLはロックされます。

  • 3レーンモードの場合、レーンロックは、RXコアで680 FRL文字周期ごとに少なくとも3回、Scrambler Reset (SR) またはStart-Super-Block (SSB) を受信すると達成されます。
  • 4レーンモードの場合、レーンロックは、RXコアで510 FRL文字周期ごとに少なくとも3回、Scrambler Reset (SR) またはStart-Super-Block (SSB) を受信すると達成されます。
rxcore_frl_ffe_levels

出力

 4 RXコアのSCDC 0x31レジスタービット [7:4] のFFE_levelビットに対応します。
rxcore_frl_flt_ready

入力

 1 アサートされると、RXでリンク・トレーニング・プロセスを開始する準備ができていることを示します。アサートされると、SCDCレジスター0x40、ビット6のFLT_readyビットもまたアサートされます。
rxcore_frl_src_test_config

入力

 8 ソーステストのコンフィグレーションを指定します。値は、SCDCレジスター0x35のSCDC Test Configurationレジスターに書き込まれます。
rxcore_tbcr

出力

 1

TMDSのビットとクロックの比率を示します。SCDCレジスター0x20、ビット1のTMDS_Bit_Clock_Ratioレジスターに対応します。

  • HDMI 2.0モードで動作している場合に、このビットはアサートされます。TMDSのビットとクロックの比率が40:1であることを示します。
  • HDMI 1.4bで動作している場合、このビットはアサートされません。TMDSのビットとクロックの比率が10:1であることを示します。
  • このビットは、FRLモードでは使用されません。
rxcore_scrambler_enable

出力

 1 受信データがスクランブルされているかを示します。SCDCレジスター0x20、ビット0のScrambling_Enableフィールドに対応します。
rxcore_audio_de

出力

 1

HDMI RXコアのオーディオ・インターフェイス

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_audio_data

出力

 256
rxcore_audio_info_ai

出力

 48
rxcore_audio_N

出力

 20
rxcore_audio_CTS

出力

 20
rxcore_audio_metadata

出力

 165
rxcore_audio_format

出力

 5
rxcore_aux_pkt_data

出力

 72

HDMI RXコアの補助インターフェイス

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_aux_pkt_addr

出力

 6
rxcore_aux_pkt_wr

出力

 1
rxcore_aux_data

出力

 72
rxcore_aux_sop

出力

 1
rxcore_aux_eop

出力

 1
rxcore_aux_valid

出力

 1
rxcore_aux_error

出力

 1
rxcore_gcp

出力

 6

HDMI RXコアのサイドバンド信号

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_info_avi

出力

 123
rxcore_info_vsi

出力

 61
rxcore_locked

出力

 1

HDMI RXコアのビデオポート

注: N = クロックあたりのピクセル

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_vid_data

出力

 N*48
rxcore_vid_vsync

出力

 N
rxcore_vid_hsync

出力

 N
rxcore_vid_de

出力

 N
rxcore_vid_valid

出力

 1
rxcore_vid_lock

出力

 1
rxcore_mode

出力

 1

HDMI RXコアのコントロールおよびステータスポート

注: N = クロックあたりのシンボル

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_ctrl

出力

 N*6
rxcore_color_depth_sync

出力

 2
hdmi_5v_detect

入力

 1

HDMI RXの5V検出およびホットプラグ検出

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

hdmi_rx_hpd_n

入出力

 1
rx_hpd_trigger

入力

 1
I2Cの信号
hdmi_rx_i2c_sda

入出力

 1

HDMI RXのDDCおよびSCDCインターフェイス
hdmi_rx_i2c_scl

入出力

 1
RX EDID RAMの信号
edid_ram_access

入力

 1

HDMI RX EDID RAMアクセス・インターフェイス

EDID RAMに対する書き込みまたは読み出しを行う際に、edid_ram_accessをアサートします。それ以外の場合は、この信号をLowに保つ必要があります。

edid_ram_accessをアサートすると、ホットプラグ信号がデアサートされ、EDID RAMへの書き込みまたは読み出しが可能になります。EDID RAMのアクセスが完了し、edid_ram_accessをデアサートすると、ホットプラグ信号がアサートされます。ホットプラグ信号がトグルすることで、ソースは新しいEDIDを読み出します。

edid_ram_address

入力

 8
edid_ram_write

入力

 1
edid_ram_read

入力

 1
edid_ram_readdata

出力

 8
edid_ram_writedata

入力

 8
edid_ram_waitrequest

出力

 1
表 18.  HDMI TXのトップレベルの信号
信号 方向 幅 説明
クロックおよびリセット信号
mgmt_clk

入力

 1

システムのクロック入力 (100MHz)
reset

入力

 1

システムのリセット入力
tx_tmds_clk

入力

 1

HDMI RX TMDSクロック
txfpll_refclk1

入力

 1

TX PLLリファレンス・クロック1のクロック入力。クロック周波数は100MHzです。
tx_vid_clk

出力

 1

ビデオクロック出力
tx_frl_clk

出力

 1

FRLクロック出力
sys_init

入力

 1

システムの初期化で、電源投入時にシステムをリセットします。
tx_init_done

入力

 1

TXの初期化で、TXリコンフィグレーション管理ブロックとトランシーバー・リコンフィグレーション・インターフェイスをリセットします。
TXのトランシーバーとIOPLLの信号
txpll_frl_locked

出力

 1

リンク・スピード・クロックとFRLクロックのIOPLLがロックされていることを示します。
txfpll_locked

出力

 1

TX PLLがロックされていることを示します。
txphy_serial_data

出力

 4

TXネイティブPHYからのHDMIシリアルデータ
txphy_ready

出力

 1

TXネイティブPHYの準備ができていることを示します。
txphy_cal_busy

出力

 1

TXネイティブPHYのキャリブレーション・ビジー信号
txphy_cal_busy_raw

出力

 4

トランシーバー・アービターへのキャリブレーション・ビジー信号
txphy_cal_busy_gated

入力

 4

トランシーバー・アービターからTXネイティブPHYへのキャリブレーション・ビジー信号
txphy_rcfg_busy

出力

 1

TX PHYのリコンフィグレーションが進行中であることを示します。
txphy_rcfg_slave_write

入力

 4

TXネイティブPHYからトランシーバー・アービターへのトランシーバー・リコンフィグレーション Avalon®メモリー・マップド・インターフェイス

txphy_rcfg_slave_read

入力

 4
txphy_rcfg_slave_address

入力

40
txphy_rcfg_slave_writedata

入力

 128
txphy_rcfg_slave_readdata

出力

 128
txphy_rcfg_slave_waitrequest

出力

 4
TXリコンフィグレーション管理
tx_tmds_freq

入力

 24

HDMI TX TMDSのクロック周波数値 (10ミリ秒)
tx_os

出力

 2
オーバーサンプリング係数
  • 0: 1倍のオーバーサンプリング
  • 1: 2倍のオーバーサンプリング
  • 2: 8倍のオーバーサンプリング
txphy_rcfg_master_write

出力

 1

トランシーバー・アービターへのTXリコンフィグレーション管理 Avalon®メモリー・マップド・インターフェイス

txphy_rcfg_master_read

出力

 1
txphy_rcfg_master_address

出力

 12
txphy_rcfg_master_writedata

出力

 32
txphy_rcfg_master_readdata

入力

 32
txphy_rcfg_master_waitrequest

入力

 1
tx_reconfig_done 出力 1

TXリコンフィグレーション・プロセスが完了したことを示します。
HDMI TXコアの信号
tx_vid_clk_locked

入力

 1

vid_clkが安定していることを示します。

txcore_ctrl

入力

 N*6

HDMI TXコアの制御インターフェイス

注: N = クロックあたりのピクセル

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_mode

入力

 1
txcore_audio_de

入力

 1

HDMI TXコアのオーディオ・インターフェイス

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_audio_mute 入力 1
txcore_audio_data

入力

 256
txcore_audio_info_ai

入力

 49
txcore_audio_N

入力

 20
txcore_audio_CTS

入力

 20
txcore_audio_metadata

入力

 166
txcore_audio_format

入力

 5
txcore_aux_ready

出力

 1

HDMI TXコアの補助インターフェイス

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_aux_data

入力

 72
txcore_aux_sop

入力

 1
txcore_aux_eop

入力

 1
txcore_aux_valid

入力

 1
txcore_gcp

入力

 6

HDMI TXコアのサイドバンド信号

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_info_avi

入力

 123
txcore_info_vsi

入力

 62
txcore_i2c_master_write

入力

 1

TXコア内のI2CマスターへのTX I2Cマスター Avalon®メモリー・マップド・インターフェイス

注: これらの信号は、Include I2Cパラメーターをオンにしている場合にのみ利用可能です。
txcore_i2c_master_read

入力

 1
txcore_i2c_master_address

入力

 4
txcore_i2c_master_writedata

入力

 32
txcore_i2c_master_readdata

出力

 32
txcore_vid_data

入力

 N*48

HDMI TXコアのビデオポート

注: N = クロックあたりのピクセル

詳細は、 HDMI Intel® FPGA IPコアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_vid_vsync

入力

 N
txcore_vid_hsync

入力

 N
txcore_vid_de

入力

 N
txcore_vid_ready 出力 1
txcore_vid_overflow 出力 1
txcore_vid_valid 入力 1
txcore_frl_rate 入力 4

SCDCレジスター・インターフェイス
txcore_frl_pattern 入力 16
txcore_frl_start 入力 1
txcore_scrambler_enable 入力 1
txcore_tbcr 入力 1
I2Cの信号
nios_tx_i2c_sda_in

出力

 1

Nios® IIプロセッサーから出力バッファーへのSCDCおよびDDC向けTX I2Cマスター・インターフェイス

注: Include I2Cパラメーターをオンにすると、これらの信号はTXコア内に配置され、このレベルでは表示されなくなります。
nios_tx_i2c_scl_in

出力

 1
nios_tx_i2c_sda_oe

入力

 1
nios_tx_i2c_scl_oe

入力

 1
nios_ti_i2c_sda_in

出力

 1

Nios® IIプロセッサーから出力バッファーへのTX I2Cマスター・インターフェイスで、Bitec HDMI 2.1 FMCドーターカードのTIリドライバーを制御します。

nios_ti_i2c_scl_in

出力

 1
nios_ti_i2c_sda_oe

入力

 1
nios_ti_i2c_scl_oe 入力 1
hdmi_tx_i2c_sda

入出力

 1

出力バッファーからHDMI TXコネクターへのSCDCおよびDDCインターフェイス向けTX I2Cインターフェイス

hdmi_tx_i2c_scl

入出力

 1
hdmi_tx_ti_i2c_sda 入出力 1

出力バッファーからBitec HDMI 2.1 FMCドーターカードのTIリドライバーへのTX I2Cインターフェイス

hdmi_tx_ti_i2c_scl 入出力 1
ホットプラグ検出信号
tx_hpd_req

出力

 1 HDMI TXホットプラグ検出インターフェイス
hdmi_tx_hpd_n

入力

 1
表 19.  トランシーバー・アービターの信号
信号 方向 幅 説明
clk

入力

 1

リコンフィグレーション・クロック。このクロックは、リコンフィグレーション管理ブロックと同じクロックを共有する必要があります。
reset

入力

 1

リセット信号。このリセットは、リコンフィグレーション管理ブロックと同じリセットを共有する必要があります。
rx_rcfg_en

入力

 1

RXリコンフィグレーション・イネーブル信号
tx_rcfg_en

入力

 1

TXリコンフィグレーション・イネーブル信号
rx_rcfg_ch

入力

 2

RXコアでリコンフィグレーションされるチャネルを示します。この信号は、常にアサートされた状態で維持する必要があります。
tx_rcfg_ch

入力

 2

TXコアでリコンフィグレーションされるチャネルを示します。この信号は、常にアサートされた状態で維持する必要があります。
rx_reconfig_mgmt_write

入力

 1

RXリコンフィグレーション管理からのリコンフィグレーション Avalon®メモリー・マップド・インターフェイス

rx_reconfig_mgmt_read

入力

 1
rx_reconfig_mgmt_address

入力

10
rx_reconfig_mgmt_writedata

入力

 32
rx_reconfig_mgmt_readdata

出力

 32
rx_reconfig_mgmt_waitrequest

出力

 1
tx_reconfig_mgmt_write

入力

 1

TXリコンフィグレーション管理からのリコンフィグレーション Avalon®メモリー・マップド・インターフェイス

tx_reconfig_mgmt_read

入力

 1
tx_reconfig_mgmt_address

入力

10
tx_reconfig_mgmt_writedata

入力

 32
tx_reconfig_mgmt_readdata

出力

 32
tx_reconfig_mgmt_waitrequest

出力

 1
reconfig_write

出力

 1

トランシーバーへのリコンフィグレーション Avalon®メモリー・マップド・インターフェイス

reconfig_read

出力

 1
reconfig_address

出力

10
reconfig_writedata

出力

 32
rx_reconfig_readdata

入力

 32
rx_reconfig_waitrequest

入力

 1
tx_reconfig_readdata

入力

 1
tx_reconfig_waitrequest

入力

 1
rx_cal_busy

入力

 1

RXトランシーバーからのキャリブレーション・ステータス信号
tx_cal_busy

入力

 1

TXトランシーバーからのキャリブレーション・ステータス信号
rx_reconfig_cal_busy

出力

 1

RXトランシーバーPHYリセット・コントロールへのキャリブレーション・ステータス信号
tx_reconfig_cal_busy

出力

 1

TXトランシーバーPHYリセット・コントロールからのキャリブレーション・ステータス信号
表 20.  RX-TXリンクの信号
信号 方向 幅 説明
vid_clk

入力

 1

HDMIビデオクロック
rx_vid_lock

入力

 3

HDMI RXビデオのロックステータスを示します。
rx_vid_valid

入力

 1 HDMI RXのビデオ・インターフェイス
rx_vid_de

入力

 N
rx_vid_hsync

入力

 N
rx_vid_vsync

入力

 N
rx_vid_data

入力

 N*48
rx_aux_eop

入力

 1

HDMI RXの補助インターフェイス
rx_aux_sop

入力

 1
rx_aux_valid

入力

 1
rx_aux_data

入力

 72
tx_vid_de

出力

 N

HDMI TXのビデオ・インターフェイス

注: N = クロックあたりのピクセル
tx_vid_hsync

出力

 N
tx_vid_vsync

出力

 N
tx_vid_data

出力

 N*48
tx_vid_valid

出力

 1
tx_vid_ready

入力

 1
tx_aux_eop

出力

 1

HDMI TXの補助インターフェイス
tx_aux_sop

出力

 1
tx_aux_valid

出力

 1
tx_aux_data

出力

 72
tx_aux_ready

入力

 1
表 21.   プラットフォーム・デザイナー・システムの信号
信号 方向 幅 説明
cpu_clk_in_clk_clk

入力

 1

CPUクロック
cpu_rst_in_reset_reset

入力

 1

CPUリセット
edid_ram_slave_translator_avalon_anti_slave_0_address

出力

 8

EDID RAMアクセス・インターフェイス
edid_ram_slave_translator_avalon_anti_slave_0_write

出力

 1
edid_ram_slave_translator_avalon_anti_slave_0_read

出力

 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata

入力

 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata

出力

 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest

入力

 1
hdmi_i2c_master_i2c_serial_sda_in

入力

 1

DDCおよびSCDCの制御に向けた Nios® IIプロセッサーから出力バッファーへのI2Cマスター・インターフェイス

hdmi_i2c_master_i2c_serial_scl_in

入力

 1
hdmi_i2c_master_i2c_serial_sda_oe

出力

 1
hdmi_i2c_master_i2c_serial_scl_oe

出力

 1
redriver_i2c_master_i2c_serial_sda_in

入力

 1 TIリドライバー設定のコンフィグレーションに向けた Nios® IIプロセッサーから出力バッファーへのI2Cマスター・インターフェイス
redriver_i2c_master_i2c_serial_scl_in

入力

 1
redriver_i2c_master_i2c_serial_sda_oe

出力

 1
redriver_i2c_master_i2c_serial_scl_oe

出力

 1
pio_in0_external_connection_export

入力

 32

パラレル入力出力インターフェイス

  • ビット0: user_dipsw信号に接続され、EDIDパススルーモードを制御します
  • ビット1: TX HPD要求
  • ビット2: TXトランシーバー・レディー
  • ビット3: TXリコンフィグレーションの完了
  • ビット4–7: 予約済み
  • ビット8–11: RX FRLレート
  • ビット12: RX TMDSのビットとクロックの比率
  • ビット13–16: RX FRLがロックされている状態
  • ビット17–20: RX FFEのレベル
  • ビット21: RXアライメントがロックされている状態
  • ビット22: RXビデオのロック
  • ビット23: ユーザー・プッシュ・ボタン2で外部シンクからSCDCレジスターを読み出し
  • ビット24–31: 予約済み
pio_out0_external_connection_export

出力

 32

パラレル入力出力インターフェイス

  • ビット0: TX HPD肯定応答
  • ビット1: TX初期化の完了
  • ビット2–7: 予約済み
  • ビット8–11: TX FRLレート
  • ビット12–27: TX FRLリンク・トレーニング・パターン
  • ビット28: TX FRLの開始
  • ビット29–31: 予約済み
pio_out1_external_connection_export

出力

 32

パラレル入力出力インターフェイス

  • ビット0: RX EDID RAMアクセス
  • ビット1: RX FLTレディー
  • ビット2–7: 予約済み
  • ビット8–15: RX FRLソーステストのコンフィグレーション
  • ビット16–31: 予約済み
レベル 2 の表題