2.4. ディレクトリー構造

HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156

日付 5/12/2021

バージョン 21.1-19.6.0

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インテルのみ表示可能 — GUID: nsy1575561269629

Ixiasoft

ディレクトリーには、HDMI Intel® FPGA IPのデザイン例に向けて生成されるファイルが含まれます。

図 6. デザイン例のディレクトリー構造

表 5. 生成されるRTLファイル
フォルダー	ファイル/サブフォルダー
common	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip
	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
hdmi_tx	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	`altera_hdmi_hdr_infoframe.v`
	`aux_mux.qsys`
	`aux_retransmit.v`
	`aux_src_gen.v`
	`ext_aux_filter.v`
	`rxtx_link.v`
	`scfifo_vid.ip`
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
sdc	`jtag.sdc`

表 7. 生成されるソフトウェア・ファイル
フォルダー	ファイル
tx_control_src 注: tx_controlフォルダーには、これらのファイルの複製も含まれています。	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_read_write.c
	pio_read_write.h