HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
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1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

2.9. クロックスキーム

次のクロックスキームは、HDMI Intel® FPGA IPデザイン例のクロックドメインを表しています。
図 18. HDMI 2.1のデザイン例のクロックスキーム
表 15.  クロックスキームの信号
クロック デザインにおける信号名 説明
管理クロック

mgmt_clk

次のコンポーネントに対するフリーランニングの100 MHzクロック
  • リコンフィグレーションに向けたAvalon-MMインターフェイス
    • 周波数範囲の要件は、100から125MHzです
  • トランシーバーのリセットシーケンスに向けたPHYリセット・コントローラー
    • 周波数範囲の要件は、1から500MHzです
  • IOPLLリコンフィグレーション
    • 最大クロック周波数は100MHzです
  • RXリコンフィグレーション管理
  • TXリコンフィグレーション管理
  • CPU
  • I2Cマスター
I2Cクロック i2c_clk

100MHzのクロック入力で、I2Cスレーブ、出力バッファー、SCDCレジスター、HDMI RXコアのリンク・トレーニング・プロセス、およびEDID RAMにクロックを提供します。

TX PLLリファレンス・クロック0 tx_tmds_clk

TX PLLへのリファレンス・クロック0。クロック周波数は、HDMI TX TMDSクロックチャネルからの想定されるTMDSクロック周波数と同じです。このリファレンス・クロックは、TMDSモードで使用されます。

このHDMIデザイン例では、このクロックはデモンストレーションの目的でRX TMDSクロックに接続されています。アプリケーションでは、プログラミング可能なオシレーターからTMDSクロック周波数の専用クロックを供給し、ジッター性能を向上させる必要があります。

注: トランシーバーのRXピンをTX PLLリファレンス・クロックとして使用しないでください。 HDMI TX refclkをRXピンに配置すると、デザインがフィットしなくなります。
TX PLLリファレンス・クロック1 txfpll_refclk1/rxphy_cdr_refclk1

TX PLLとRX CDR、およびvid_clkのIOPLLへのリファレンス・クロック。クロック周波数は100MHzです。

TX PLLシリアルクロック tx_bonding_clocks

TX PLLによって生成されるシリアル高速クロック。クロック周波数は、データレートに応じて設定されます。
TXトランシーバー・クロック出力 tx_clk

トランシーバーから回復されるクロック出力で、周波数はデータレートとクロックあたりのシンボルによって異なります。

TXトランシーバー・クロック出力の周波数 = トランシーバーのデータレート / トランシーバーの幅

このHDMIデザイン例では、チャネル0からのTXトランシーバー・クロック出力でTXトランシーバー・コアの入力 (tx_coreclkin)、リンクスピードIOPLL (pll_hdmi) リファレンス・クロック、ビデオ、およびFRL IOPLL (pll_vid_frl) リファレンス・クロックにクロックを提供します。

ビデオクロック tx_vid_clk/rx_vid_clk

TXおよびRXコアへのビデオクロック。クロックは、225MHzの固定周波数で動作します。
TX/RX FRLクロック tx_frl_clk/rx_frl_clk

TXおよびRXコアのFRLクロック
RX TMDSクロック rx_tmds_clk

HDMI RXコネクターからのTMDSクロックチャネルで、IOPLLに接続してCDRリファレンス・クロック0のリファレンス・クロックを生成します。コアは、TMDSモードの際にこのクロックを使用します。
RX CDRリファレンス・クロック0 rxphy_cdr_refclk0

RX CDRへのリファレンス・クロック0。このクロックは、RX TMDSクロックから派生します。RX TMDSのクロック周波数は25MHzから340MHzの範囲で、RX CDRの最小リファレンス・クロック周波数は50MHzです。

IOPLLを使用し、TMDSクロックが25MHzから50MHzの場合は5クロック周波数を生成し、TMDSクロックが50MHzから340MHzの場合は同じクロック周波数を生成します。
RXトランシーバー・クロック出力 rx_clk

トランシーバーから回復されるクロック出力で、周波数はデータレートとトランシーバーの幅によって異なります。

RXトランシーバー・クロック出力の周波数 = トランシーバーのデータレート / トランシーバーの幅

このHDMIデザイン例では、チャネル1からのRXトランシーバー・クロック出力でRXトランシーバー・コアの入力 (rx_coreclkin) およびFRL IOPLL (pll_frl) リファレンス・クロックにクロックを提供します。

レベル 2 の表題