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2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図
2.2. RX専用またはTX専用のデザインの作成
2.3. ハードウェアおよびソフトウェアの要件
2.4. ディレクトリー構造
2.5. デザインのコンポーネント
2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング
2.7. デザインのソフトウェア・フロー
2.8. 異なるFRLレートでのデザインの実行
2.9. クロックスキーム
2.10. インターフェイスの信号
2.11. RTLパラメーターの設計
2.12. ハードウェアの設定
2.13. シミュレーションのテストベンチ
2.14. デザインにおける制限
2.15. デバッグの機能
2.16. デザインのアップグレード
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3.9. ハードウェアの設定
HDMI Intel® FPGA IPのデザイン例はHDMI 2.0bに対応しており、標準HDMIビデオストリームのループスルーのデモンストレーションを実行します。
ハードウェアのテストを実行するには、HDMI対応デバイス (HDMIインターフェイスを備えるグラフィック・カードなど) をトランシーバー・ネイティブPHY RXブロック、およびHDMIシンク入力に接続します。
- HDMIシンクは、ポートを標準ビデオストリームにデコードし、クロック・リカバリー・コアに送信します。
- HDMI RXコアは、ビデオデータ、補助データ、およびオーディオデータをデコードします。それらは、DCFIFOを介して並列にHDMI TXコアにループバックされます。
- FMCドーターカードのHDMIソースポートは、画像をモニターに送信します。
注: 別のインテルFPGA開発ボードを使用する場合は、デバイスの割り当てとピンの割り当てを変更する必要があります。トランシーバーのアナログ設定は、 インテル® Arria® 10 FPGA開発キットとBitec HDMI 2.0ドーターカードに対してテストされます。設定は、ご利用のボードに向けて変更することができます。
プッシュボタン/LED | 機能 |
---|---|
cpu_resetn | 1回押すと、システムリセットが実行されます。 |
user_pb[0] | 1回押すと、HPD信号が標準のHDMIソースに切り替わります。 |
user_pb[1] |
|
user_pb[2] |
|
USER_LED[0] |
RX HDMI PLLのロックステータス
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USER_LED[1] |
RXトランシーバーのレディーステータス
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USER_LED[2] |
RX HDMIコアのロックステータス
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USER_LED[3] |
RXのオーバーサンプリング・ステータス
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USER_LED[4] |
TX HDMI PLLのロックステータス
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USER_LED[5] |
TXトランシーバーのレディーステータス
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USER_LED[6] |
TXトランシーバーPLLのロックステータス
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USER_LED[7] |
TXのオーバーサンプリング・ステータス
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