HDMI インテル® Arria 10 FPGA IPデザイン例のユーザーガイド

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ID 683156
日付 5/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. HDMI 2.0のデザイン例 (Support FRL = 0) 4. HDMI 2.0を介したHDCPのデザイン例 5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ 6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド x
1.1. デザインの生成 1.2. デザインのシミュレーション 1.3. デザインのコンパイルとテスト 1.4. HDMI Intel® FPGA IPデザイン例のパラメーター
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.2. RX専用またはTX専用のデザインの作成 2.3. ハードウェアおよびソフトウェアの要件 2.4. ディレクトリー構造 2.5. デザインのコンポーネント 2.6. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 2.7. デザインのソフトウェア・フロー 2.8. 異なるFRLレートでのデザインの実行 2.9. クロックスキーム 2.10. インターフェイスの信号 2.11. RTLパラメーターの設計 2.12. ハードウェアの設定 2.13. シミュレーションのテストベンチ 2.14. デザインにおける制限 2.15. デバッグの機能 2.16. デザインのアップグレード
2.5. デザインのコンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.15. デバッグの機能 x
2.15.1. ソフトウェアのデバッグメッセージ 2.15.2. TXに接続されているシンクからのSCDC情報 2.15.3. クロック周波数の測定
3. HDMI 2.0のデザイン例 (Support FRL = 0) x
3.1. HDMI 2.0 RX-TX Retransmitデザインのブロック図 3.2. ハードウェアおよびソフトウェアの要件 3.3. ディレクトリー構造 3.4. デザインのコンポーネント 3.5. Dynamic Range and Mastering (HDR) InfoFrameの挿入とフィルタリング 3.6. クロックスキーム 3.7. インターフェイスの信号 3.8. RTLパラメーターの設計 3.9. ハードウェアの設定 3.10. シミュレーションのテストベンチ 3.11. デザインのアップグレード
4. HDMI 2.0を介したHDCPのデザイン例 x
4.1. HDCP (High-bandwidth Digital Content Protection) 4.2. HDMIを介したHDCPのデザイン例のアーキテクチャー 4.3. Nios IIプロセッサーのソフトウェア・フロー 4.4. デザインのウォークスルー 4.5. FPGAデザインに組み込まれている暗号化キーの保護 4.6. セキュリティーに関する考慮事項 4.7. デバッグのガイドライン
4.4. デザインのウォークスルー x
4.4.1. ハードウェアのセットアップ 4.4.2. デザインの生成 4.4.3. HDCPプロダクション・キーの組み込み 4.4.4. デザインのコンパイル 4.4.5. 結果の確認
4.4.3. HDCPプロダクション・キーの組み込み x
4.4.3.1. FPGAでのプレーンHDCPプロダクション・キーの格納 (Support HDCP Key Management = 0） 4.4.3.2. 外部フラッシュメモリーまたはEEPROMでの暗号化されているHDCPプロダクション・キーの格納 (Support HDCP Key Management = 1)
4.4.5. 結果の確認 x
4.4.5.1. プッシュボタンとLEDの機能
4.7. デバッグのガイドライン x
4.7.1. HDCPのステータス信号 4.7.2. HDCPのソフトウェア・パラメーターの変更 4.7.3. DCPキーファイルからのHDCPキーのマッピング 4.7.4. よくあるご質問 (FAQ)
4.7.3. DCPキーファイルからのHDCPキーのマッピング x
4.7.3.1. hdcp1x_tx_kmem.vファイルとhdcp1x_rx_kmem.vファイル 4.7.3.2. hdcp2x_rx_kmem.vファイル 4.7.3.3. hdcp2x_tx_kmem.vファイル
1. インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のクイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. HDMI 2.0のデザイン例 (Support FRL = 0)
4. HDMI 2.0を介したHDCPのデザイン例
5. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド・アーカイブ
6. HDMI インテル® Arria® FPGA IPデザイン例のユーザーガイド改訂履歴

1.4. HDMI Intel® FPGA IPデザイン例のパラメーター

表 2.   インテル® Arria® 10 デバイス向けHDMI Intel® FPGA IPデザイン例のパラメーターこれらのオプションは、 インテル® Arria® 10 デバイスでのみ利用可能です。

パラメーター

値

説明

利用可能なデザイン例
Select Design

Arria 10 HDMI RX-TX Retransmit

 生成するデザイン例を選択します。
デザイン例のファイル
Simulation On、Off このオプションをオンにすると、シミュレーション・テストベンチに必要なファイルが生成されます。
Synthesis On、Off このオプションをオンにすると、 インテル® Quartus® Primeのコンパイルとハードウェアのデモンストレーションに必要なファイルが生成されます。

生成されるHDLの形式
Generate File Format Verilog、VHDL 生成されるデザイン例のファイルセットに必要なHDLの形式を選択します。
注: このオプションは、生成されるトップレベルのIPファイルの形式のみを決定します。その他のファイル (例えば、テストベンチ例や、ハードウェアのデモンストレーションに向けたトップ・レベル・ファイルなど) はすべて、Verilog HDLの形式です。

ターゲットの開発キット
Select Board

No Development Kit、

Arria 10 GX FPGA Development Kit、

Custom Development Kit

 対象となるデザイン例のボードを選択します。
  • No Development Kit: このオプションでは、デザイン例のハードウェアの側面がすべて除外されます。IPコアでは、すべてのピンの割り当てが仮想ピンに設定されます。
  • Arria 10 GX FPGA Development Kit : このオプションでは、この開発キットのデバイスに一致するようにプロジェクトのターゲットデバイスが自動的に選択されます。ボードのリビジョンに異なるデバイスバリアントがある場合は、Change Target Deviceパラメーターを使用してターゲットデバイスを変更することができます。IPコアでは、すべてのピンの割り当てが開発キットに従い設定されます。
  • Custom Development Kit: このオプションを使用すると、インテル FPGAを備えるサードパーティー製の開発キットでデザイン例をテストできるようになります。場合によっては、ピンの割り当てを設定する必要があります。
ターゲットデバイス
Change Target Device On、Off このオプションをオンにして、開発キットに必要なデバイスバリアントを選択します。
レベル 2 の表題