インテルのみ表示可能 — GUID: yup1563554760173
Ixiasoft
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2.3.6.3.2. CDC-50002: 1-Bit Asynchronous Transfer Missing Timing Constraint
内容
シンクロナイザー・チェーンがシングルビットの非同期データ転送に従うようにします。また、このような転送を制限して、Timing Analyzerが転送を時間指定された同期転送として分析しないようにします。このようなパスは、静的タイミング分析では正確に分析できません。
起動クロックとラッチクロックが無関係または非同期の場合、データ転送は非同期と見なされます。共通の親クロックを共有しない場合、クロックは無関係です。クロックグループまたはクロック間の偽のパスを介して明示的に指定されている場合、クロックは非同期です。デスティネーション・レジスターにSynchronizer Identification = FORCEDインスタンスが割り当てられている場合、データ転送も非同期です。
推奨度
転送を非同期にする場合、set_false_pathまたはset_clock_groups -asynchronous制約を適用するか、ラッチクロックの周期より大きい値のset_max_delay制約を使用して転送のタイミングを緩和します。
違反する転送が非同期であることが意図されていない場合は、転送の起動クロックが正しく、転送のラッチクロックに関連していることを確認してください。
重大度
High
ステージ
Plan, Place, Routed, Finalize
デバイスファミリー
- インテル® Stratix® 10
- インテル® Agilex™
- インテル® Cyclone® 10 GX
- インテル® Arria® 10