インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザイン上の推奨事項

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ID 683082
日付 4/13/2020
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ドキュメント目次
ドキュメント目次 x
1. 推奨HDLコーディング・スタイル 2. 推奨デザイン・プラクティス 3. インテル® Quartus® Primeソフトウェアによる準安定性の管理 A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. 推奨HDLコーディング・スタイル x
1.1. 提供されたHDLテンプレートの使用 1.2. HDL で IPコアをインスタンス化する 1.3. 乗数とDSP関数の推論 1.4. HDL コードからのメガファンクションの推測 1.5. レジスターおよびラッチ・コーディング・ガイドライン 1.6. 全体的なコーディング・ガイドライン 1.7. 低レベルのプリミティブを使用したデザイン 1.8. 推奨HDLコーディング・スタイルの改訂履歴
1.1. 提供されたHDLテンプレートの使用 x
1.1.1. 提供されたテンプレートからのHDLコードの挿入　
1.3. 乗数とDSP関数の推論 x
1.3.1. 乗数の推測 1.3.2. 積和関数と積和関数の推論
1.4. HDL コードからのメガファンクションの推測 x
1.4.1. HDL コードからのメガファンクションの推測 1.4.2. HDL コードからのROMファンクションの推測 1.4.3. HDLコードでのシフトレジスターの推論
1.4.1. HDL コードからのメガファンクションの推測 x
1.4.1.1. 同期メモリーブロックの使用 1.4.1.2. サポートされていないリセットおよび制御条件の回避 1.4.1.3. Read-During-Write動作の確認 1.4.1.4. RAMの推論と実装の制御　 1.4.1.5. 古いデータのRead-During-Write動作を備えたシングルクロック同期RAM 1.4.1.6. 新しいデータのRead-During-Write動作を備えたシングルクロック同期RAM 1.4.1.7. Verilog HDLシンプル・デュアル・ポートおよびデュアル・クロック同期RAM 1.4.1.8. トゥルー・デュアル・ポート同期RAM 1.4.1.9. 混合幅デュアルポートRAM 1.4.1.10. バイトイネーブル信号付きRAM 1.4.1.11. 電源投入時に初期メモリーの内容の指定
1.4.3. HDLコードでのシフトレジスターの推論 x
1.4.3.1. シンプル・シフト・レジスター 1.4.3.2. タップを等間隔に配置したシフトレジスター
1.5. レジスターおよびラッチ・コーディング・ガイドライン x
1.5.1. レジスターのパワーアップ・レベル 1.5.2. クリアおよびクロックイネーブルなどのセカンダリー・レジスター制御信号 セカンダリー信号付きのVerilog Dタイプフリップフロップバス 1.5.3. ラッチ
1.5.1. レジスターのパワーアップ・レベル x
1.5.1.1. パワーアップ値の指定
1.5.3. ラッチ x
1.5.3.1. 意図しないラッチ生成を回避する 1.5.3.2. ラッチを正しく推測する
1.6. 全体的なコーディング・ガイドライン x
1.6.1. トライステート信号 1.6.2. クロック・マルチプレクサー 1.6.3. 加算器ツリー 1.6.4. ステートマシンHDLガイドライン 1.6.5. マルチプレクサーHDLガイドライン 1.6.6. 巡回冗長検査機能 1.6.7. コンパレーターHDLガイドライン 1.6.8. カウンターHDLのガイドライン
1.6.3. 加算器ツリー x
1.6.3.1. アダプティブ・ロジック・モジュールの6入力LUTを使用したアーキテクチャー
1.6.4. ステートマシンHDLガイドライン x
1.6.4.1. ステートマシンの電源投入 1.6.4.2. Verilog HDLステートマシン 1.6.4.3. VHDLステート・マシン
1.6.4.2. Verilog HDLステートマシン x
1.6.4.2.1. Verilog-2001ステート・マシン・コーディングの例 1.6.4.2.2. SystemVerilogステート・マシン・コーディングの例
1.6.4.3. VHDLステート・マシン x
1.6.4.3.1. VHDLステート・マシン・コーディングの例
1.6.5. マルチプレクサーHDLガイドライン x
1.6.5.1. マルチプレクサーの再構築のための インテル® Quartus® Primeソフトウェアオプション 1.6.5.2. マルチプレクサー・タイプ 1.6.5.3. IFステートメントの暗黙的なデフォルト 1.6.5.4. defaultまたはOTHERS CASEの割り当て
1.6.5.2. マルチプレクサー・タイプ x
1.6.5.2.1. バイナリー・ルチプレクサー 1.6.5.2.2. セレクター・マルチプレクサー 1.6.5.2.3. 優先マルチプレクサー
1.6.6. 巡回冗長検査機能 x
1.6.6.1. パフォーマンスが重要な場合、速度を最適化する 1.6.6.2. カスケードステージの代わりに個別のCRCブロックを使用する 1.6.6.3. ブロックのマージを許可する代わりに、個別のCRCブロックを使用する 1.6.6.4. 可能な場合はレイテンシーを活用する 1.6.6.5. CRCブロックを使用していないときに無効にして電力を節約する 1.6.6.6. 同期ロード（sload）信号でデバイスを初期化する
2. 推奨デザイン・プラクティス x
2.1. 同期FPGAデザイン・プラクティスに従う 2.2. HDLデザイン・ガイドライン 2.3. Design Assistantを使用したデザイ・ンルール・チェック 2.4. クロックおよびレジスター・コントロール・アーキテクチャー機能のターゲット化 2.5. 組み込みRAMの実装 2.6. 推奨されるデザインン・プラクティスの改訂履歴
2.1. 同期FPGAデザイン・プラクティスに従う x
2.1.1. デザインの実装 2.1.2. 非同期デザインの危険
2.2. HDLデザイン・ガイドライン x
2.2.1. インテル® Hyperflex™ FPGAアーキテクチャーの考慮事項 2.2.2. 組み合わせロジックの最適化 2.2.3. クロッキング方式の最適化 2.2.4. 物理的な実装とタイミング・クロージャーの最適化 2.2.5. 消費電力の削減 2.2.6. デザインの準安定性の管理
2.2.2. 組み合わせロジックの最適化 x
2.2.2.1. 組み合わせループの回避 2.2.2.2. 意図しないラッチ推論の回避 2.2.2.3. クロックパスでの遅延チェインの回避 2.2.2.4. 同期パルス・ジェネレーターの用
2.2.3. クロッキング方式の最適化 x
2.2.3.1. 組み合わせロジック出力のレジスター 2.2.3.2. 非同期クロック分割の回避 2.2.3.3. リップル・カウンタの回避 2.2.3.4. 異なるクロックの使用 2.2.3.5. ゲート付きクロックの使用 2.2.3.6. 同期クロック・イネーブルの使用
2.2.3.5. ゲート付きクロックの使用 x
2.2.3.5.1. 推奨されるクロック・ゲーティング方法
2.2.4. 物理的な実装とタイミング・クロージャーの最適化 x
2.2.4.1. 物理的な実装の計画 2.2.4.2. FPGAリソースの計画 2.2.4.3. タイミング・クロージャーのプランニング 2.2.4.4. クリティカル・タイミング・パスの最適化
2.3. Design Assistantを使用したデザイ・ンルール・チェック x
2.3.1. Design Assistantの設定 2.3.2. コンパイル中のDesign Assistantの実行 2.3.3. 解析モードでのDesign Assistantの実行 2.3.4. Design Assistantのルールの管理 2.3.5. Design Assistantルールドキュメントへのリンク　 2.3.6. Design Assistantのルール
2.3.3. 解析モードでのDesign Assistantの実行 x
2.3.3.1. Design Assistantからのクロスプローブ 2.3.3.2. Chip PlannerからのDesign Assistantの実行 2.3.3.3. Timing AnalyzerからDesign Assistantを実行
2.3.4. Design Assistantのルールの管理 x
2.3.4.1. 特定のCompilerステージのルールの有効化　 2.3.4.2. 特定Compilerステージのルールパラメータの指定 2.3.4.3. ルールの重大度レベルの変更　 2.3.4.4. レポートでのルール違反のフィルタリングと非表示 2.3.4.5. Changing Default Number of Violations per Rule
2.3.4.4. レポートでのルール違反のフィルタリングと非表示 x
2.3.4.4.1. Filter Optionsダイアログボックス
2.3.6. Design Assistantのルール x
2.3.6.1. インテル® Hyperflex™ Retimer Readiness (HRR)のルール 2.3.6.2. Timing Closure （TMC）のルール　 2.3.6.3. Clock Domain Crossing (CDC)tルール 2.3.6.4. プラットフォーム・デザイナー Interface （PDI）のルール 2.3.6.5. Clock（CLK）のルール 2.3.6.6. Reset（RES）のルール 2.3.6.7. Non-Synchronous Structure（NSS）のルール　 2.3.6.8. Signal Race （SGR）のルール 2.3.6.9. Floorplanning （FLP）のルール
2.3.6.1. インテル® Hyperflex™ Retimer Readiness (HRR)のルール x
2.3.6.1.1. HRR-10003: Registers on High Fan-Out Non-Global Nets 2.3.6.1.2. HRR-10004: High Fan-out Non-Global Nets 2.3.6.1.3. HRR-10101: Asynchronous Clears 2.3.6.1.4. HRR-10107: Maximum Fan-out for Signal 2.3.6.1.5. HRR-10115: High Fan-out Signal 2.3.6.1.6. HRR-10201: Power Up Don't Care Setting May Prevent Retiming 2.3.6.1.7. HRR-10203: Register Power-Up Settings Conflict with Device Settings 2.3.6.1.8. HRR-10204: Reset Release Instance Count Check
2.3.6.2. Timing Closure （TMC）のルール　 x
2.3.6.2.1. TMC-20001: Timing Paths With Impossible Hold Requirement 2.3.6.2.2. TMC-20002: Timing Paths with Removal Slack Exceeding Threshold 2.3.6.2.3. TMC-20004: Timing Paths with Setup Slack Exceeding Threshold 2.3.6.2.4. TMC-20005: Timing Paths with Recovery Slack Exceeding Threshold 2.3.6.2.5. TMC-20006: Unregistered User-Partition Inputs 2.3.6.2.6. TMC-20007: Unregistered Paths Between User-Partitions 2.3.6.2.7. TMC-20010: Logic Level Depth 2.3.6.2.8. TMC-20011: Missing Input Delay 2.3.6.2.9. TMC-20012: Missing Output Delay 2.3.6.2.10. TMC-20013: Partial Input Delay 2.3.6.2.11. TMC-20014: Partial Output Delay 2.3.6.2.12. TMC-20015: Inconsistent Min-Max Delay 2.3.6.2.13. TMC-20016: Invalid Reference Pin 2.3.6.2.14. TMC-20017: Loops Detected 2.3.6.2.15. TMC-20018: Latches Detected 2.3.6.2.16. TMC-20019: Partial Multicycle Assignment 2.3.6.2.17. TMC-20020: Invalid Multicycle Assignment 2.3.6.2.18. TMC-20021: Partial Min-Max Delay Assignment 2.3.6.2.19. TMC-20022: Incomplete I/O Delay Assignment 2.3.6.2.20. TMC-20050: RAM Control Signals Driven by LUTs or ALMs instead of DFFs 2.3.6.2.21. TMC-20051: RAM Control Signals Driven by High Fan-Out Net 2.3.6.2.22. TMC-20052: Inferred Latch Count Check 2.3.6.2.23. TMC-20200: Setup-Failing Paths with Impossible Requirements 2.3.6.2.24. TMC-20201: Setup-Failing Paths with High Clock Skew 2.3.6.2.25. TMC-20202: Setup-Failing Paths with High Logic Delay 2.3.6.2.26. TMC-20203: Setup-Failing Paths with High Fabric Interconnect Delay 2.3.6.2.27. TMC-20204: Setup-Failing Path Endpoints with Retiming Restrictions 2.3.6.2.28. TMC-20205: Setup-Failing Path Endpoints with Explicit Power-Up States Can Restrict Retiming 2.3.6.2.29. TMC-20500: Hierarchical Tree Duplication was Shallower than Possible 2.3.6.2.30. TMC-20501: Hierarchical Tree Duplication was Shallower than Requested 2.3.6.2.31. TMC-20550: Automatically-Discovered Duplication Candidate Rejected for Placement Constraint 2.3.6.2.32. TMC-20551: Automatically-Discovered Duplication Candidate Likely Requires More Duplication 2.3.6.2.33. TMC-20552: User-Directed Duplication Candidate was Rejected 2.3.6.2.34. TMC-20601: Registers with High Immediate Fan-Out Tension 2.3.6.2.35. TMC-20602: Registers with High Timing Path Endpoint Tension 2.3.6.2.36. TMC-20603: Registers with High Immediate Fan-Out Span 2.3.6.2.37. TMC-20604: Registers with High Timing Path Endpoint Span
2.3.6.3. Clock Domain Crossing (CDC)tルール x
2.3.6.3.1. CDC-50001: 1-Bit Asynchronous Transfer Not Synchronized 2.3.6.3.2. CDC-50002: 1-Bit Asynchronous Transfer Missing Timing Constraint 2.3.6.3.3. CDC-50003: CE-Type CDC Missing Skew Constraints
2.3.6.4. プラットフォーム・デザイナー Interface （PDI）のルール x
2.3.6.4.1. PDI-20100: プラットフォーム・デザイナー Interconnect Timing Violation 2.3.6.4.2. PDI-20101: プラットフォーム・デザイナー Interconnect Burst Adapter Timing Violation
2.3.6.5. Clock（CLK）のルール x
2.3.6.5.1. CLK-30001: Gated Clock is Not Feeding at Least a Predefined Number of Clock Ports to Effectively Save Power 2.3.6.5.2. CLK-30002:クロック・ピン以外のピンをドライブするクロック 2.3.6.5.3. CLK-30026: Missing Clock Assignment 2.3.6.5.4. CLK-30027: Multiple Clock Assignment 2.3.6.5.5. CLK-30028: Invalid Generated Clock 2.3.6.5.6. CLK-30029: Invalid Clock Assignments 2.3.6.5.7. CLK-30030: PLL Setting Violation 2.3.6.5.8. CLK-30031: Input Delay Assigned to Clock
2.3.6.6. Reset（RES）のルール x
2.3.6.6.1. RES-30131: Reset Nets with Polarity Conflict 2.3.6.6.2. RES-30132: Registers May Not Be Properly Reset 2.3.6.6.3. RES-30133: Embedded Memory Blocks with Initialized Content That Might be Affected by Spurious Writes 2.3.6.6.4. RES-50001: Asynchronous Reset Is Not Synchronized 2.3.6.6.5. RES-50002: Asynchronous Reset is Insufficiently Synchronized 2.3.6.6.6. RES-50003: Asynchronous Reset Missing Timing Constraint 2.3.6.6.7. RES-50004: Multiple Asynchronous Resets within Reset Synchronizer Chain 2.3.6.6.8. RES-50005: RAM Control Signals Driven by Flops with Asynchronous Clears
2.3.6.7. Non-Synchronous Structure（NSS）のルール　 x
2.3.6.7.1. NSS-30011: Design Contains Combinational Loops 2.3.6.7.2. NSS-30012: Design Contains Latches 2.3.6.7.3. NSS-30013: Design Contains Ripple Clock Structures 2.3.6.7.4. NSS-30014: Asynchronous Pulse Generators 2.3.6.7.5. NSS-30015: Multiple Pulses Generated in the Design 2.3.6.7.6. NSS-30016: Design Contains SR Latches 2.3.6.7.7. NSS-30017: Register Output Driving Its Own Control Signal Directly or Through Combinational Logic 2.3.6.7.8. NSS-30018: Design Contains Delay Chains
2.3.6.8. Signal Race （SGR）のルール x
2.3.6.8.1. SGR-30020: Synchronous and Asynchronous Ports of the Same Register Driven by the Same Signal Source 2.3.6.8.2. SGR-30021: More Than One Asynchronous Port of a Register Driven by the Same Signal Source 2.3.6.8.3. SGR-30022: Clock Port and Any Other Port of a Register Driven by the Same Signal Source
2.3.6.9. Floorplanning （FLP）のルール x
2.3.6.9.1. FLP-40001: Congested Placement Region 2.3.6.9.2. FLP-40002: Very Small Routing Regions 2.3.6.9.3. FLP-40003: Narrow Region 2.3.6.9.4. FLP-40005: Congested Routing Region
2.4. クロックおよびレジスター・コントロール・アーキテクチャー機能のターゲット化 x
2.4.1. グローバル・リセット・リソースを使用する 2.4.2. PLLおよびクロック・ネットワーク・リソース 2.4.3. クロック領域の　割り当てを使用してクロック制約を最適化する 2.4.4. 非同期レジスター制御信号を回避する
2.4.1. グローバル・リセット・リソースを使用する x
2.4.1.1. 同期デザインを使用する 2.4.1.2. 部分非同期リセット 2.4.1.3. 同期非同期リセットを使用する
2.4.3. クロック領域の　割り当てを使用してクロック制約を最適化する x
2.4.3.1. インテル® Stratix® 10デバイスでのClock Regionの割り当て 2.4.3.2. インテル® Arria® 10および以前のデバイスファミリーでのクロック領域の割り当て
3. インテル® Quartus® Primeソフトウェアによる準安定性の管理 x
3.1. インテル® Quartus® Primeソフトウェアの準安定解析 3.2. 準安定性とMTBFレポート 3.3. HDLの最適化 3.4. 準安定効果の低減 3.5. スクリプティング・サポート 3.6. 準安定性の管理 3.7. インテル® Quartus® Primeソフトウェアでの準安定性の管理の改訂履歴
3.1. インテル® Quartus® Primeソフトウェアの準安定解析 x
3.1.1. シフトレジスター・チェイン 3.1.2. メタスタビリティー分析用のシンクロナイザーを特定する 3.1.3. タイミング制約がシンクロナイザーの識別と準安定性分析に与える影響
3.2. 準安定性とMTBFレポート x
3.2.1. 準安定性レポート 3.2.2. MTBF計算のシンクロナイザー・データ・トグル・レート
3.2.1. 準安定性レポート x
3.2.1.1. Clocks Summary レポート 3.2.1.2. Clocks Summary レポート 3.2.1.3. Timing AnalyzerのSynchronizer Chain Statisticsレポート
3.2.1.1. Clocks Summary レポート x
3.2.1.1.1. デザインの典型的な最悪のMTBF 3.2.1.1.2. シンクロナイザーチェイン 3.2.1.1.3. 使用可能な整定時間の増加
3.3. HDLの最適化 x
3.3.1. 同期レジスターチェインの長さ
3.4. 準安定効果の低減 x
3.4.1. Timing Analyzerにシステム中心の完全なタイミング制約を適用する 3.4.2. 同期レジスターの識別を強制する 3.4.3. シンクロナイザーのデータトグルレートを設定する 3.4.4. フィッティング中のパワーを最適化する 3.4.5. シンクロナイザーの長さを増やして保護および最適化する 3.4.6. シンクロナイザーで使用されるステージの数を増やす 3.4.7. より高速なスピードグレードデバイスを選択する
3.5. スクリプティング・サポート x
3.5.1. 準安定性解析のためのシンクロナイザーの特定 3.5.2. MTBF計算のシンクロナイザーデータトグルレート 3.5.3. report_metastabilityおよびTclコマンド 3.5.4. HDLの最適化 3.5.5. 同期レジスターチェインの長さ
1. 推奨HDLコーディング・スタイル
2. 推奨デザイン・プラクティス
3. インテル® Quartus® Primeソフトウェアによる準安定性の管理
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.5.2. クリアおよびクロックイネーブルなどのセカンダリー・レジスター制御信号

のレジスターIntel FPGAは、多くのセカンダリー制御信号を提供します。これらの信号を使用して、余分な論理セルを使用せずに各レジスターの制御ロジックを実装します。 Intel FPGAデバイス・ファミリーでは、2次信号のサポートが異なるため、デバイス・ファミリーのデータシートを参照して、ターゲットデバイスで使用可能な信号を確認してください。

デバイスで信号を最も効率的に使用するには、HDLコードがデバイス・アーキテクチャーに可能な限り一致するようにします。アーキテクチャーの性質上、制御信号には特定の優先順位があります。可能であれば、HDLコードはその優先順位に従う必要があります。

合成ツールは、通常のロジックを使用して制御信号をエミュレートできるため、機能的に正しい結果を常に得ることができます。ただし、デザイン要件により制御信号の使用と優先順位を柔軟に制御できる場合、デザインをターゲットデバイス・アーキテクチャーに合わせて、最も効率的な結果を達成してください。デザインの信号の優先度がターゲット・アーキテクチャーの優先度と同じでない場合、制御信号を実装するために追加のロジックが必要になる場合があります。この追加のロジックは追加のデバイスリソースを使用するため、制御信号に追加の遅延を引き起こす可能性があります。

特定のケースでは、デバイス・アーキテクチャーで専用の制御ロジック以外のロジックを使用すると、より大きな影響があります。たとえば、 clock enable信号は、デバイス・アーキテクチャーの同期resetまたはclear信号よりも優先されます。 clock enableはLABのクロックラインをオフにし、 clear信号は同期します。したがって、デバイス・アーキテクチャーでは、同期クリアはクロックエッジが発生したときにのみイネーブルなります。

clock enable信号よりも優先される同期clear信号でレジスターを定義する場合、 インテル® Quartus® Prime合成は、レジスターへのデータ入力を使用してクロックイネーブル機能をエミュレートします。エミュレートされた機能はレジスターのclock enableポートを使用しないため、Clock Enable Multicycleマルチサイクル制約を適用できません。この場合、異なる優先順位を使用すると、 clock enable信号への割り当てで予期しない結果が生じます。

Intel FPGAデバイス・ファミリーの信号の順序はすべて同じです。ただし、すべてのデバイス・ファミリーがすべての信号を提供するわけではありません。優先順位は次のとおりです。

  1. Asynchronous Clear ( clrn)—最高の優先度
  2. Enable (ena)
  3. Synchronous Clear (sclr)
  4. Synchronous Load (sload)
  5. Data In (data)—最低優先度

Intel FPGAデバイスでのセカンダリー制御信号の優先順位は、他のベンダーのFPGAデバイスの注文とは異なります。デザイン要件が優先度に関して柔軟性がある場合、FPGAベンダー間でデザインを移行するときに、セカンダリー制御信号がデザイン・パフォーマンス要件を満たしていることを確認します。最良の結果を達成するため。ターゲットデバイスのアーキテクチャーに合わせてください。

セカンダリー信号付きのVerilog Dタイプフリップフロップバス

このモジュールはすべての インテル® Arria® 10 DFFセカンダリー信号を使用します: clrn 、 ena 、 sclr 、およびsload 。シンセシスは同じセカンダリー信号を持つ複数のDFFがある場合にのみいくつかのセカンダリー信号を推測するため、単一のDFFではなく8ビットのDFFバスをインスタンス化することに注意してください。 

module top(clk, clrn, sclr, sload, ena, data, sdata, q);
	input clk, clrn, sclr, sload, ena;
	input [7:0] data, sdata;
	output [7:0] q;
	reg [7:0] q;
	always @ (posedge clk or posedge clrn)
		begin
		if (clrn)
			q <= 8'b0;
		else if (ena)
			begin
			if (sclr)
				q <= 8'b0;
			else if (!sload)
				q <= data;
			else
				q <= sdata;
			end
		end
endmodule
関連情報
レベル 2 の表題