インテルのみ表示可能 — GUID: mwh1409959522031
Ixiasoft
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2.2.4.1. 物理的な実装の計画
- 一意のクロックドメインの数とその関係
- 各機能ブロックのロジックの量
- ブロック間のデータフローの場所と方向
- I/Oインターフェイス間の機能ブロックへのデータのルーティング方法
インターフェイス全体の制御またはステータス信号には、競合する制約または反対の制約があります。たとえば、機能ブロックの制御またはステータス信号がデバイスの両側からの物理チャネルとインターフェイスする場合です。このような場合、これらの信号がデバイスの幅を横断できるように十分なパイプライン・レジスターステージを提供する必要があります。さらに、デザインの階層をデバイスの各サイドの個別のロジックモジュールに構造化できます。サイドモジュールは、サイドごとにレジスターされた制御信号を生成および使用できます。これは、トランシーバーの近くにサイドごとのロジックを配置することにより、特にトランシーバーを使用するデザインでフロアプランを簡素化します。
パイプライン制御信号にレジスターステージを追加する場合、必要に応じて、各レジスターのAssignment Editor ( Assignments > Assignment Editor )でAuto Shift Register Replacementをオフにします。デフォルトでは、パフォーマンスとリソースの見積もりに基づいて、レジスターのチェインをRAMベースの実装に変換できます。パイプライン処理は長距離のタイミング要件を満たすのに役立つため、この割り当てにより制御信号が変換されないことが保証されます。