インテルのみ表示可能 — GUID: mwh1409959644819
Ixiasoft
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3. インテル® Quartus® Primeソフトウェアによる準安定性の管理
FPGAなどのデジタルデバイスのすべてのレジスターには、各レジスターがその入力ポートでデータを正しくキャプチャし、出力信号を生成できる信号タイミング要件が定義されています。信頼性の高い動作を確保するため、レジスターへの入力は、クロックエッジ前の最小時間(レジスターセットアップ時間またはt SU )およびクロックエッジ後の最小時間(レジスターホールド時間またはt H )の間安定している必要があります。レジスター出力は、指定されたclock-to-output遅延(t CO )後に使用可能になります。
データがセットアップまたはホールド時間の要件に違反すると、レジスターの出力が準安定状態になる可能性があります。準安定状態では、レジスター出力の電圧は高状態と低状態の間の値で推移します。つまり、定義された高または低状態への出力遷移は、指定されたt COを超えて遅延します。異なるデスティネーション・レジスターは、メタステーブル信号の異なる値をキャプチャする可能性があり、これによりシステムが失敗する可能性があります。
同期システムでは、メタスタビリティが発生しないように、入力信号は常にレジスターのタイミング要件を満たしている必要があります。信号はデスティネーションクロックに対していつでも到着する可能性があるため、関連性のないまたは非同期のクロックドメインの回路間で信号が転送されると、一般に準安定性の問題が発生します。
準安定性によるMTBFは、準安定性がデザインの失敗を引き起こす可能性があるインスタンス間の平均時間の推定値です。 MTBFが高い(メタスタビリティ障害の間に数百年または数千年など)場合、より堅牢なデザインを示します。システム全体のコンテキストで許容可能なターゲットMTBFを決定し、MTBF計算が統計的な推定値であることを考慮してください。
特定の信号転送、またはデザイン内のすべての転送の準安定性MTBFは、デザインとデバイス特性に関する情報を使用して計算できます。デザインの準安定性MTBFを改善すると、信号転送がデバイスの準安定性の問題を引き起こす可能性が低くなります。
インテル® Quartus® Primeソフトウェアは、Intelデザインの準安定性の管理に役立つ分析、最適化、およびレポート機能を提供します。 これらのメタスタビリティ機能は、 インテル® Quartus® Prime Timing Analyzerで制約されたデザインでのみサポートされます。 一部のデバイスファミリでは、一般的なMBTF値と最悪のMBTF値の両方が生成されます。