PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

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ID 683140
日付 4/27/2023
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ドキュメント目次
ドキュメント目次 x
1. 頭字語 2. はじめに 3. IPアーキテクチャーと機能の説明 4. 高度な機能 5. インターフェイス 6. パラメーター 7. テストベンチ 8. トラブルシューティング/デバッグ 9. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 10. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴 A. コンフィグレーション・スペース・レジスター B. エンドポイントモードでのアドレス変換サービス（ATS）の実装 C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット D. Root Port BFM E. 独立したリセットに対する分岐エンドポイントのサポート
2. はじめに x
2.1. このボードについて 2.2. 特性 2.3. リリース情報 2.4. サポートされるデバイス・ファミリー 2.5. パフォーマンスとリソース使用率 2.6. IPコアとデザイン例のサポートレベル
3. IPアーキテクチャーと機能の説明 x
3.1. アーキテクチャー 3.2. 機能の説明 3.3. Avalon-ST TXインターフェイス 3.4. 割り込み 3.5. 完了タイムアウト 3.6. ホットプラグ 3.7. 消費電力マネジメント 3.8. コンフィグレーション出力インターフェイス（COI） 3.9. コンフィグレーション・インターセプト・インターフェイス（EPのみ） 3.10. ハードIPリコンフィグレーション・インターフェイス 3.11. PHYリコンフィグレーション・インターフェイス 3.12. ページ・リクエスト・サービス（PRS）（EPのみ）
3.1. アーキテクチャー x
3.1.1. クロック 3.1.2. refclk 3.1.3. Reset
3.2. 機能の説明 x
3.2.1. PMA/PCS 3.2.2. データリンク層 3.2.3. トランザクション層
3.3. Avalon-ST TXインターフェイス x
3.3.1. TLPヘッダーおよびデータ情報 3.3.2. Avalon-ST 3.3.3. Avalon-ST TX 3.3.4. タグの割り当て 3.3.5. バッファー・サイズの拡張
3.3.2. Avalon-ST x
3.3.2.1. RX フロー制御
3.3.3. Avalon-ST TX x
3.3.3.1. TXフロー制御
3.4. 割り込み x
3.4.1. レガシー割り込み 3.4.2. MSI 3.4.3. MSI-X
3.10. ハードIPリコンフィグレーション・インターフェイス x
3.10.1. レジスター・アクセスの設定
3.10.1. レジスター・アクセスの設定 x
3.10.1.1. ダイレクトユーザーAvalon-MMインターフェイス（バイトアクセス） 3.10.1.2. デバッグ・レジスター・インターフェイス・アクセス（Dwordアクセス）
4. 高度な機能 x
4.1. 仮想化サポート 4.2. TLPバイパスモード 4.3. Precision Time Measurement (PTM) 4.4. スケーラブルなIOV
4.1. 仮想化サポート x
4.1.1. Single-Root I/O Virtualization (SR-IOV) 4.1.2. VirtIO
4.1.1. Single-Root I/O Virtualization (SR-IOV) x
4.1.1.1. SR-IOV Implementation
4.1.1.1. SR-IOV Implementation x
4.1.1.1.1. Functional Level Reset (FLR)
4.1.2. VirtIO x
4.1.2.1. VirtIOの実装 4.1.2.2. VirtIOレジスター
4.2. TLPバイパスモード x
4.2.1. TLPバイパスモードの設定を登録する 4.2.2. TLPバイパスモードでのAvalon-MMの使用 4.2.3. MII送信インターフェイス 4.2.4. MII受信インターフェイス 4.2.5. コンフィグレーションTLP 4.2.6. 不正な形式のTLP 4.2.7. ECRC
4.2.1. TLPバイパスモードの設定を登録する x
4.2.1.1. ベース・アドレス：0x14194 4.2.1.2. ベース・アドレス：0x14190
5. インターフェイス x
5.1. このボードについて 5.2. クロックおよびリセット 5.3. シリアル・データ・インタフェース 5.4. Avalon-ST インターフェイス 5.5. 割り込みインターフェイス 5.6. ハードIP Statusインターフェイス 5.7. エラー・インターフェイス 5.8. 10ビットタグサポートインターフェイス 5.9. コンプリーション・タイムアウト・エラー。 5.10. Power Management Interface 5.11. ホット・プラグ・インターフェイス（RPのみ） 5.12. ペイロード出力インターフェイス 5.13. コンフィグレーションインターセプトインターフェイス（EPのみ） 5.14. ハードIPリコンフィグレーション・インターフェイス 5.15. PHYリコンフィグレーション・インターフェイス 5.16. ページリクエストサービス（PRS）インターフェイス（EPのみ） 5.17. FLRインターフェイス信号 5.18. PTMインターフェイス信号 5.19. VFエラー・フラグ・インターフェイス信号 5.20. VirtIOPCIコンフィグレーション・アクセスインターフェイス信号
5.4. Avalon-ST インターフェイス x
5.4.1. Avalon-ST インターフェイス信号 5.4.2. Avalon-ST インターフェイス信号
5.5. 割り込みインターフェイス x
5.5.1. レガシー割り込みインターフェイス信号 5.5.2. MSI保留ビット・インターフェイス信号
6. パラメーター x
6.1. デバッグ・レベルの設定 6.2. Clock Control IPコアのパラメーター
6.2. Clock Control IPコアのパラメーター x
6.2.1. Avalonのパラメーター 6.2.2. Base Address Register 6.2.3. PCI ExpressおよびPCIケイパビリティーのパラメーター 6.2.4. デバイス識別レジスター 6.2.5. Configuration, Debug and Extension Options
6.2.3. PCI ExpressおよびPCIケイパビリティーのパラメーター x
6.2.3.1. デバイス・ケイパビリティー 6.2.3.2. Link Capabilities 6.2.3.3. Legacy Interrupt Pin Register 6.2.3.4. MSI-X Capabilities 6.2.3.5. MSI-X Capabilities 6.2.3.6. スロット・ケイパビリティー 6.2.3.7. レイテンシー・トレランス・レポート（LTR） 6.2.3.8. Process Address Space ID (PASID) 6.2.3.9. Device Serial Number Capability 6.2.3.10. Page Request Service (PRS) 6.2.3.11. Access Control Service (ACS) Capabilities 6.2.3.12. 消費電力マネジメント 6.2.3.13. Vendor Specific Extended Capability (VSEC) 6.2.3.14. Precision Time Measurement (PTM) 6.2.3.15. Address Translation Services (ATS) 6.2.3.16. TLP Processing Hints (TPH) 6.2.3.17. VirtIOパラメーター
7. テストベンチ x
7.1. パック・モードのサポート 7.2. プログラミング・ファイルの生成 7.3. エンドポイント・テストベンチ 7.4. Avalon-MMテスト・ドライバー・モジュール 7.5. ルートポートBFM 7.6. BFMプロシージャーおよびファンクション
7.5. ルートポートBFM x
7.5.1. BFMメモリーマップ 7.5.2. コンフィグレーション・スペース・バスおよびデバイスの番号付け 7.5.3. ルートポートおよびエンドポイントのコンフィグレーション 7.5.4. アプリケーション層への読み出しおよび書き込みトランザクションの発行
7.6. BFMプロシージャーおよびファンクション x
7.6.1. ebfm_barwrプロシージャー 7.6.2. ebfm_barwr_immプロシージャー 7.6.3. ebfm_barrd_waitプロシージャー 7.6.4. ebfm_barrd_nowtプロシージャー 7.6.5. ebfm_cfgwr_imm_waitプロシージャー 7.6.6. ebfm_cfgwr_imm_nowtプロシージャー 7.6.7. ebfm_cfgrd_waitプロシージャー 7.6.8. ebfm_cfgrd_nowtプロシージャー 7.6.9. BFMコンフィグレーション・プロシージャー 7.6.10. BFM共有メモリー・アクセス・プロシージャー 7.6.11. BFMログおよびメッセージ・プロシージャー 7.6.12. Verilog HDL Formattingファンクション
7.6.9. BFMコンフィグレーション・プロシージャー x
7.6.9.1. ebfm_cfg_rp_epプロシージャー 7.6.9.2. ebfm_cfg_decode_barプロシージャー
7.6.10. BFM共有メモリー・アクセス・プロシージャー x
7.6.10.1. 共有メモリー定数 7.6.10.2. shmem_writeタスク 7.6.10.3. shmem_readファンクション 7.6.10.4. shmem_display Verilog HDLファンクション 7.6.10.5. shmem_fillプロシージャー 7.6.10.6. shmem_chk_okファンクション
7.6.11. BFMログおよびメッセージ・プロシージャー x
7.6.11.1. ebfm_display Verilog HDLファンクション 7.6.11.2. ebfm_log_stop_sim Verilog HDLファンクション 7.6.11.3. ebfm_log_set_suppressed_msg_maskタスク 7.6.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 7.6.11.5. ebfm_log_open Verilog HDLファンクション 7.6.11.6. ebfm_log_close Verilog HDLファンクション
7.6.12. Verilog HDL Formattingファンクション x
7.6.12.1. himage1 7.6.12.2. himage2 7.6.12.3. himage4 7.6.12.4. himage8 7.6.12.5. himage16 7.6.12.6. dimage1 7.6.12.7. dimage2 7.6.12.8. dimage3 7.6.12.9. dimage4 7.6.12.10. dimage5 7.6.12.11. dimage6 7.6.12.12. dimage7
8. トラブルシューティング/デバッグ x
8.1. ハードウェア 8.2. デバッグ・ツールキット
8.1. ハードウェア x
8.1.1. リンク・トレーニングの問題のデバッグ 8.1.2. データ転送とパフォーマンスの問題のデバッグ
8.1.1. リンク・トレーニングの問題のデバッグ x
8.1.1.1. 一般的なツールとユーティリティ 8.1.1.2. Signal Tap II ロジック・アナライザー 8.1.1.3. システム・デバッグ・ツール
8.1.1.3. システム・デバッグ・ツール x
8.1.1.3.1. ハードIPリコンフィグレーション・インターフェイスの使用 8.1.1.3.2. LCRCおよびECRCエラーカウントを有効にして読み出します
8.1.2. データ転送とパフォーマンスの問題のデバッグ x
8.1.2.1. Advanced Error Reporting Capability 8.1.2.2. 第2レベルのデバッグツール
8.2. デバッグ・ツールキット x
8.2.1. このボードについて 8.2.2. F-タイルのデバッグ・ツールキットの有効化 8.2.3. F タイル デバッグ ツールキットの起動 8.2.4. F-タイルDebug Toolkitの使用 8.2.5. F-タイル・リンク・インスペクターの使用
8.2.4. F-タイルDebug Toolkitの使用 x
8.2.4.1. メインビュー 8.2.4.2. ツールキット・パラメーター 8.2.4.3. チャネルパラメーター 8.2.4.4. Eye Viewer
8.2.4.2. ツールキット・パラメーター x
8.2.4.2.1. F-タイル情報 8.2.4.2.2. イベント・カウンタ 8.2.4.2.3. P0、P1コンフィギュレーション・デバイス
8.2.4.3. チャネルパラメーター x
8.2.4.3.1. 一般的なPHY 8.2.4.3.2. TXパス 8.2.4.3.3. RXパス
A. コンフィグレーション・スペース・レジスター x
A.1. コンフィグレーション・スペース・レジスター A.2. コンフィグレーション・スペース・レジスターのアドレスマップ A.3. インテル定義のVSEC機能レジスター
A.1. コンフィグレーション・スペース・レジスター x
A.1.1. レジスターアクセスの定義 A.1.2. PCIe Configuration Informationレジスター A.1.3. PCI Express機能構造 A.1.4. Physical Layer 16.0 GT/s Extended Capability Structure A.1.5. MSI-X Capabilities
A.2. コンフィグレーション・スペース・レジスターのアドレスマップ x
A.2.1. SR-IOV Virtualization Extended Capabilities Registers Address Map A.2.2. 各仮想機能のPCIeコンフィグレーション・レジスター
A.2.2. 各仮想機能のPCIeコンフィグレーション・レジスター x
A.2.2.1. Alternative Routing ID (ARI) Capability Structure A.2.2.2. TLP Processing Hint (TPH) Capability Structure A.2.2.3. Address Translation Services (ATS) Capability Structure A.2.2.4. Address Translation Services (ACS) Capability Structure
A.2.2.1. Alternative Routing ID (ARI) Capability Structure x
A.2.2.1.1. ARI Enhanced Capability Header Register (Offset 0x0) A.2.2.1.2. ARI機能および制御レジスター（オフセット0x4）
A.2.2.2. TLP Processing Hint (TPH) Capability Structure x
A.2.2.2.1. TPH Requester Enhanced Capability Header (Offset 0x0) A.2.2.2.2. TPH Requester Capability Register (Offset 0x4) A.2.2.2.3. TPH Requester Control Register (Offset 0x8)
A.2.2.3. Address Translation Services (ATS) Capability Structure x
A.2.2.3.1. ATS Enhanced Capability Header (Offset 0x0) A.2.2.3.2. ATS Capability Register and ATS Control Register (Offset 0x4)
A.2.2.4. Address Translation Services (ACS) Capability Structure x
A.2.2.4.1. ACS Extended Capability Header (Offset 0x0) A.2.2.4.2. ACS Capability Register (Offset 0x4) A.2.2.4.3. ACS制御レジスター（オフセット0x6） A.2.2.4.4. 出力制御ベクトル（オフセット0x8）
A.3. インテル定義のVSEC機能レジスター x
A.3.1. Intel定義のVSEC機能ヘッダー（オフセット00h） A.3.2. インテル定義のベンダー固有のヘッダー（オフセット04h） A.3.3. インテルマーカー（オフセット08h） A.3.4. JTAGシリコンID（オフセット0x0C-0x18） A.3.5. ユーザー設定可能なデバイスとボードID（オフセット0x1C-0x1D） A.3.6. General Purpose Control and Status Register - 0xBB0 A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4 A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8 A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
B. エンドポイントモードでのアドレス変換サービス（ATS）の実装 x
B.1. 翻訳済み/未翻訳のリクエストの送信 B.2. エンドポイント（EP）からルートコンプレックス（RC）へのページリクエストメッセージの送信 B.3. リクエスト/完了の無効化
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット x
C.1. EP TLPバイパスモード（アップストリーム） C.2. RC TLPバイパスモード（ダウンストリーム）
E. 独立したリセットに対する分岐エンドポイントのサポート x
E.1. PCI Expressソケット E.2. サポートされるコンフィグレーション
E.2. サポートされるコンフィグレーション x
E.2.1. コンフィグレーション・タイプ E.2.2. コンフィグレーション・タイプ E.2.3. コンフィグレーション・タイプ
1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス（ATS）の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. Root Port BFM
E. 独立したリセットに対する分岐エンドポイントのサポート

4.1.2.2. VirtIOレジスター

次のVirtIO機能構造レジスターの参照は、各PFおよびVFに適用されます。表示されているアドレスはレジスターアドレスです。

表 28.  VirtIOが有効な場合のPF/VF機能リンクリスト
性能 開始アドレス バイトアドレス DW Count
Type0 0x00 0x3F 16
PM（PFのみ） 0x40 0x47 2
VirtIOの一般的なコンフィグレーション 0x48 0x57 4
VirtIO通知 0x58 0x6B 5
予約済み 0x6C 0x6F 1
PCIe 0x70 0xA3 13
予約済み 0xA4 0xAF 3
MSIX 0xB0 0xBB 3
VirtIOISRステータス 0xBC 0xCB 4
VirtIOデバイス固有のコンフィグレーション 0xCC 0xDB 4
VirtIO PCIコンフィグレーション・アクセス 0xDC 0xEF 5
予約済み 0xF0 0xFF 4
表 29.  MSI Capability Structure
Address フィールド名 説明
VirtIO共通コンフィグレーション機能構造
012 Common Configuration Capabilityレジスター 機能ID、次の機能ポインター、機能の長さ
013 BAR Indicator Register 下位8ビットは、どのBARが構造を保持しているかを示す
014 BAR Offset Register BAR内の構造の開始アドレスを示します
015 Structure Length レジスター 構造体の長さを示します。
VirtIO通知機能構造
016 Notifications Capability Register 機能ID、次の機能ポインター、機能の長さ
017 BAR Indicator Register 下位8ビットは、どのBARが構造を保持しているかを示す
018 BAR Offset Register BAR内の構造の開始アドレスを示します
019 Structure Length レジスター 構造体の長さを示します。
01A Notify Off Multiplier queue_notify_offの乗数
VirtIO ISRステータス機能構造体
02F ISR Status Capability Register 機能ID、次の機能ポインター、機能の長さ
030 BAR Indicator Register 下位8ビットは、どのBARが構造を保持しているかを示す
031 BAR Offset Register BAR内の構造の開始アドレスを示します
032 Structure Length レジスター 構造体の長さを示します。
VirtIOデバイス固有の機能構造（オプション）
033 Device Specific Capability Register 機能ID、次の機能ポインター、機能の長さ
034 BAR Indicator Register 下位8ビットは、どのBARが構造を保持しているかを示す
035 BAR Offset Register BAR内の構造の開始アドレスを示します
036 Structure Length レジスター 構造体の長さを示します。
VirtIO PCIコンフィグレーション・アクセス構造体
037 PCI Configuration Access Capabilityレジスター 機能ID、次の機能ポインター、機能の長さ
038 BAR Indicator Register 下位8ビットは、どのBARが構造を保持しているかを示す
039 BAR Offset Register BAR内の構造の開始アドレスを示します
03A Structure Length Register 構造体の長さを示します。
03B PCI Configuration Data BARアクセスのデータ
表 30.  VirtIO Common Configuration Capabilityレジスター（アドレス：0x012）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 コンフィグレーション・タイプ RO 0x01
23:16 能力の長さ RO 0x10
15:8 Next Capability Pointer RO 0x58
7:0 Capability ID RO 0x09
注: 機能レジスターにより、これがベンダー固有の機能であることを識別します。また、構造体タイプを識別します。
表 31.  VirtIO Common Configuration BAR Indicatorレジスター（アドレス：0x013）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 Padding RO 0x00
23:16 Padding RO 0x00
15:8 Padding RO 0x00
7:0 BARインジケーター RO プログラマブル
注: Bar Indicatorフィールドは、PCIコンフィグレーション・スペースの10hから始まる機能に属するベースアドレスレジスター（BAR）を指定する値0x0〜0x5を保持します。 BARは、構造をメモリースペースにマップするために使用されます。その他の値は、将来の使用のために予約されています。
表 32.  VirtIO Common Configuration BAR Offsetレジスター（アドレス：0x014）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 BARオフセット RO プログラマブル
注: このレジスターは、BARに関連付けられたベースアドレスを基準にして構造が開始する場所を示します。オフセットの位置合わせ要件は、各構造固有のセクションに示されています。
表 33.  VirtIO Common Configuration Structure Lengthレジスター（アドレス：0x015）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 構造の長さ RO プログラマブル
注: 機能レジスターは、これがベンダー固有の機能であることを識別します。また、構造タイプを識別します。
表 34.  VirtIO Notifications Capabilityレジスター（アドレス：0x016）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 コンフィグレーション・タイプ RO 0x02
23:16 能力の長さ RO 0x14
15:8 Next Capability Pointer RO 0xBC
7:0 Capability ID RO 0x09
注: 機能レジスターにより、これがベンダー固有の機能であることを識別します。また、構造体タイプを識別します。
表 35.  VirtIO Notifications BAR Indicatorレジスター（アドレス：0x017）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 Padding RO 0x00
23:16 Padding RO 0x00
15:8 Padding RO 0x00
7:0 BARインジケーター RO プログラマブル
注: バーインジケータフィールドは、PCIコンフィグレーション・スペースの10hから始まる機能に属するベースアドレスレジスター（BAR）を指定する値0x0〜0x5を保持します。 BARは、構造をメモリースペースにマップするために使用されます。その他の値は、将来の使用のために予約されています。
表 36.  VirtIO Notifications BAR Offsetレジスター（アドレス：0x018）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 BARオフセット RO 31:0
注: このレジスターは、BARに関連付けられたベースアドレスを基準にして構造が開始する場所を示します。オフセットの位置合わせ要件は、各構造固有のセクションに示されています。
表 37.  VirtIO Notifications Structure Lengthレジスター（アドレス：0x019）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 構造の長さ RO 31:0
注: 長さレジスターは、構造体の長さを示します。長さには、パディング、ドライバーが使用しないフィールド、または将来の拡張機能が含まれる場合があります。
表 38.  VirtIO Notifications Notify Off Multiplierレジスター（アドレス：0x01A）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 queue_notify_offの乗数 RO 31:0
注: 通知オフ乗数レジスターは、構造体のqueue_notify_offの乗数を示します。
表 39.  VirtIO ISR Status Capability Registerレジスター（アドレス：0x02F）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 コンフィグレーション・タイプ RO 0x03
23:16 能力の長さ RO 0x10
15:8 Next Capability Pointer RO デバイス固有の機能が存在する場合は0xCCを指し、そうでない場合は0xDCを指します。
7:0 Capability ID RO 0x09
注: 機能レジスターにより、これがベンダー固有の機能であることを識別します。また、構造体タイプを識別します。
表 40.  VirtIO ISR Status BAR Indicatorレジスター（アドレス：0x030）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 Padding RO 0x00
23:16 Padding RO 0x00
15:8 Padding RO 0x00
7:0 BARインジケーター RO プログラマブル
注: バーインジケータフィールドは、PCIコンフィグレーション・スペースの10hから始まる機能に属するベースアドレスレジスター（BAR）を指定する値0x0〜0x5を保持します。 BARは、構造をメモリースペースにマップするために使用されます。その他の値は、将来の使用のために予約されています。
表 41.  VirtIO ISR Status BAR Offsetレジスター（アドレス：0x031）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 BARオフセット RO プログラマブル
注: このレジスターは、BARに関連付けられたベースアドレスを基準にして構造が開始する場所を示します。オフセットの位置合わせ要件は、各構造固有のセクションに示されています。
表 42.  VirtIO ISR Status Structure Lengthレジスター（アドレス：0x032）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 構造の長さ RO プログラマブル
注: 長さレジスターは、構造体の長さを示します。長さには、パディング、ドライバーが使用しないフィールド、または将来の拡張機能が含まれる場合があります。
表 43.  VirtIO Device Specific Capabilityレジスター（アドレス：0x033）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 コンフィグレーション・タイプ RO 0x04
23:16 能力の長さ RO 0x10
15:8 Next Capability Pointer RO 0xDC
7:0 Capability ID RO 0x09
注: 機能レジスターにより、これがベンダー固有の機能であることを識別します。また、構造体タイプを識別します。
表 44.  VirtIO Device Specific BAR Indicatorレジスター（アドレス：0x034）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 Padding RO 0x00
23:16 Padding RO 0x00
15:8 Padding RO 0x00
7:0 BARインジケーター RO プログラマブル
注: BARインジケータフィールドは、PCIコンフィグレーション・スペースの10hから始まる機能に属するベースアドレスレジスター（BAR）を指定する値0x0〜0x5を保持します。 BARは、構造をメモリースペースにマップするために使用されます。その他の値は、将来の使用のために予約されています。
表 45.  VirtIO Device Specific BAR Offsetレジスター（アドレス：0x035）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 BARオフセット RO プログラマブル
注: このレジスターは、BARに関連付けられたベースアドレスを基準にして構造が開始する場所を示します。オフセットの位置合わせ要件は、各構造固有のセクションに示されています。
表 46.  VirtIO Device Specific Structure Lengthレジスター（アドレス：0x036）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 構造の長さ RO プログラマブル
注: 長さレジスターは、構造体の長さを示します。長さには、パディング、ドライバーが使用しないフィールド、または将来の拡張機能が含まれる場合があります。
表 47.  VirtIO PCI Configuration Access Capabilityレジスター（アドレス：0x037）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 コンフィグレーション・タイプ RO 0x05
23:16 能力の長さ RO 0x14
15:8 Next Capability Pointer RO 0x00
7:0 Capability ID RO 0x09
注: 機能レジスターにより、これがベンダー固有の機能であることを識別します。また、構造体タイプを識別します。
表 48.  VirtIO PCI Configuration Access BAR Indicatorレジスター（アドレス：0x038）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:24 Padding RO 0x00
23:16 Padding RO 0x00
15:8 Padding RO 0x00
7:0 BARインジケーター RWS 未定
注: BARインジケータフィールドは、PCIコンフィグレーション・スペースの10hから始まる機能に属するベースアドレスレジスター（BAR）を指定する値0x0〜0x5を保持します。 BARは、構造をメモリースペースにマップするために使用されます。その他の値は、将来の使用のために予約されています。
注: レジスター属性RWSは、スティッキーな動作をするRWを意味します。 FLR、ホットリセット、ウォームリセットではリセットされません。
表 49.  VirtIO PCI Configuration Access BAR Offsetレジスター（アドレス：0x039）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 BARオフセット RWS 未定
注: このレジスターは、BARに関連付けられたベースアドレスを基準にして構造が開始する場所を示します。オフセットの位置合わせ要件は、各構造固有のセクションに示されています。
注: 登録属性RWSは、スティッキーな動作をするRWを意味します。 FLR、ホットリセット、ウォームリセットではリセットされません。
表 50.  VirtIO PCI Configuration Access Structure Lengthレジスター（アドレス：0x03A）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 構造の長さ RWS 未定
注: 長さレジスターは、構造体の長さを示します。長さには、パディング、ドライバーが使用しないフィールド、または将来の拡張機能が含まれる場合があります。
注: レジスター属性RWSは、スティッキーな動作をするRWを意味します。 FLR、ホットリセット、ウォームリセットではリセットされません。
表 51.  VirtIO PCI Configuration Access Dataレジスター（アドレス：0x03B）
ビット位置 概要 レジスター・アクセス信号 デフォルト値
31:0 PCIコンフィグレーション・データ RWS 未定
注: PCI configuration data レジスターは、BARアクセス用のデータを示します。
注: レジスター属性RWSは、スティッキーな動作をするRWを意味します。 FLR、ホットリセット、ウォームリセットではリセットされません。
レベル 2 の表題