PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 4/27/2023
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ドキュメント目次

E.2.1. コンフィグレーション・タイプ

ポート 0、ポート 1、およびシステム クロックはフリー ランニング クロックを取得します。 PREST# が Host0 または Host1 からアサートされた場合、基準クロックは削除されません。

次のオプションがあります。
  • ユーザーの選択に応じて、同じ基準クロック ピンへの Port0 RefClk、Port1 RefClk、または SysPLL RefClk を共有
  • Port0 RefClk、Port1 RefClk、または SysPLL RefClk を、フリーランニング クロックがホスト カードから提供される個々の基準クロック ピンにマップします。

フリー ランニング クロック ソースのバリエーションを以下の図に示します。

図 99. 2 FPGA クロック ジェネレーターからのフリーランニング クロックを備えたホスト
注: このコンフィグレーションでは、ポート 0 RefClk、ポート 1 RefClk、および SysPLL RefClk を基準クロック ピンに共有できます。
図 100. 2 ホストからのフリーランニングクロックを持つホスト
注: フリーランニングクロックはホストシステムから供給されます
図 101. 2 フリーランニング クロックを備えたホスト (プライマリ ポートとしてポート 0、SRIS/SRNS モード)