2.5. パフォーマンスとリソース使用率

PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

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ID 683140

日付 4/27/2023

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次の表は、 Avalon® -ST IP コアがサポートするすべてのコンフィグレーションに対して推奨される FPGA ファブリックのスピードグレードを示しています。

表 5. Intel® Agilex™ 7に推奨されるすべてのAvalon-STの幅と周波数のFPGAファブリックスピードグレード推奨されるスピードグレードは、生産部品用です。
レーンレート	リンク・コンフィグレーション	メモリー・インターフェイス・データ幅	アプリケーション・クロック周波数（MHz）	推奨されるFPGAファブリックスピードグレード
Gen4	1 x16	512ビット	500 MHz/ 450 MHz / 400 MHz / 350 MHz / 250 MHz / 225 MHz / 200 MHz / 175 MHz	-1,-2
	1 x16	512ビット	450 MHz / 400 MHz / 350 MHz / 225 MHz / 200 MHz / 175 MHz	-3
	1 x8	256-ビット	500 MHz/ 450 MHz / 400 MHz / 350 MHz	-1,-2
	1 x8	256-ビット	450 MHz / 400 MHz / 350 MHz	-3
	2 x8	512ビット ¹	250 MHz / 225 MHz / 200 MHz / 175 MHz	-1,-2
		512ビット ¹	225 MHz / 200 MHz / 175 MHz	-3
		256-ビット	500 MHz/ 450 MHz / 400 MHz / 350 MHz / 250 MHz / 225 MHz / 200 MHz / 175 MHz	-1,-2
		256-ビット	450 MHz / 400 MHz / 350 MHz / 225 MHz / 200 MHz / 175 MHz	-3
	1x4	128-ビット	500 MHz/ 450 MHz / 400 MHz /350 MHz	-1,-2
	1x4	128-ビット	450 MHz / 400 MHz / 350 MHz	-3
	2 x4	128ビット	500 MHz/ 450 MHz / 400 MHz / 350 MHz	-1,-2
	2 x4	128ビット	450 MHz / 400 MHz / 350 MHz	-3
	4 x4	128ビット	500 MHz / 450 MHz / 400 MHz / 350 MHz	-1,-2
	4 x4	128ビット	450 MHz / 400 MHz / 350 MHz	-3
Gen3	1 x16	512ビット	250 MHz	-1,-2,-3
	1 x16	256ビット ²	250 MHz	-1,-2,-3
	1 x8	256-ビット	250 MHz	-1,-2,-3
	2 x8	256-ビット	250 MHz	-1,-2,-3
	1 x4	128ビット	250 MHz	-1,-2,-3
	2 x4	128ビット	250 MHz	-1,-2,-3
	4 x4	128ビット	250 MHz	-1,-2,-3

注: 最大の PCIe Gen4 帯域幅を実現するには、最高のクロック周波数を選択します。

次の表は、選択したコンフィグレーションの一般的なリソース使用率情報を示しています。

リソースの使用量は、 Avalon® -ST IPコア・トップ・レベル・エンティティー（intel_pcie_ftile_ast）FPGAファブリックに実装されたIPコアソフトロジックを含みます。

表 6. IPのリソース使用率情報
IPコンフィグレーション	デバイスファミリー	ALM 数	M20Ks	ロジック・レジスター
Gen4 x16, EP	Intel® Agilex™ 7	7461	11	14845
Gen4 x16, RP	Intel® Agilex™ 7	7462	11	15032
Gen4 x8x8, EP	Intel® Agilex™ 7	7605	11	15331
Gen4 x8, EP	Intel® Agilex™ 7	5844	11	10822
Gen4 x8, RP	Intel® Agilex™ 7	5857	11	10898
Gen4 x4, EP	Intel® Agilex™ 7	5327	11	9499
Gen4 x4x4, RP	Intel® Agilex™ 7	6717	11	12668
Gen4 x4x4x4x4, RP	Intel® Agilex™ 7	9326	11	18823

注: 上記の各IPコンフィグレーションには、デフォルトのIPパラメーターが使用されます。追加のIP機能が有効になると、リソース使用率が増加する可能性があります。上記のIPのリソース使用率は、タイルロジックを考慮に入れています。

¹ このコンフィグレーションでは、より低いアプリケーション・クロック周波数をサポートするためにインターフェイス幅が増加されます。

² このコンフィグレーションでは、インターフェイス幅を狭くするためにインターフェイス効率が犠牲になります。