インテルのみ表示可能 — GUID: ahi1626903709305
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1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス(ATS)の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. Root Port BFM
E. 独立したリセットに対する分岐エンドポイントのサポート
5.1. このボードについて
5.2. クロックおよびリセット
5.3. シリアル・データ・インタフェース
5.4. Avalon-ST インターフェイス
5.5. 割り込みインターフェイス
5.6. ハードIP Statusインターフェイス
5.7. エラー・インターフェイス
5.8. 10ビットタグサポートインターフェイス
5.9. コンプリーション・タイムアウト・エラー。
5.10. Power Management Interface
5.11. ホット・プラグ・インターフェイス(RPのみ)
5.12. ペイロード出力インターフェイス
5.13. コンフィグレーションインターセプトインターフェイス(EPのみ)
5.14. ハードIPリコンフィグレーション・インターフェイス
5.15. PHYリコンフィグレーション・インターフェイス
5.16. ページリクエストサービス(PRS)インターフェイス(EPのみ)
5.17. FLRインターフェイス信号
5.18. PTMインターフェイス信号
5.19. VFエラー・フラグ・インターフェイス信号
5.20. VirtIOPCIコンフィグレーション・アクセスインターフェイス信号
6.2.3.1. デバイス・ケイパビリティー
6.2.3.2. Link Capabilities
6.2.3.3. Legacy Interrupt Pin Register
6.2.3.4. MSI-X Capabilities
6.2.3.5. MSI-X Capabilities
6.2.3.6. スロット・ケイパビリティー
6.2.3.7. レイテンシー・トレランス・レポート(LTR)
6.2.3.8. Process Address Space ID (PASID)
6.2.3.9. Device Serial Number Capability
6.2.3.10. Page Request Service (PRS)
6.2.3.11. Access Control Service (ACS) Capabilities
6.2.3.12. 消費電力マネジメント
6.2.3.13. Vendor Specific Extended Capability (VSEC)
6.2.3.14. Precision Time Measurement (PTM)
6.2.3.15. Address Translation Services (ATS)
6.2.3.16. TLP Processing Hints (TPH)
6.2.3.17. VirtIOパラメーター
7.6.1. ebfm_barwrプロシージャー
7.6.2. ebfm_barwr_immプロシージャー
7.6.3. ebfm_barrd_waitプロシージャー
7.6.4. ebfm_barrd_nowtプロシージャー
7.6.5. ebfm_cfgwr_imm_waitプロシージャー
7.6.6. ebfm_cfgwr_imm_nowtプロシージャー
7.6.7. ebfm_cfgrd_waitプロシージャー
7.6.8. ebfm_cfgrd_nowtプロシージャー
7.6.9. BFMコンフィグレーション・プロシージャー
7.6.10. BFM共有メモリー・アクセス・プロシージャー
7.6.11. BFMログおよびメッセージ・プロシージャー
7.6.12. Verilog HDL Formattingファンクション
A.3.1. Intel定義のVSEC機能ヘッダー(オフセット00h)
A.3.2. インテル定義のベンダー固有のヘッダー(オフセット04h)
A.3.3. インテルマーカー(オフセット08h)
A.3.4. JTAGシリコンID(オフセット0x0C-0x18)
A.3.5. ユーザー設定可能なデバイスとボードID(オフセット0x1C-0x1D)
A.3.6. General Purpose Control and Status Register - 0xBB0
A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4
A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8
A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC
A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
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3.10.1.1. ダイレクトユーザーAvalon-MMインターフェイス(バイトアクセス)
ビット | 名称 | Description | レジスター・アクセス信号 | デフォルト値 |
---|---|---|---|---|
31:29 | RSVD1 | Reserved | RO | 0x0 |
28:18 | k_vf | 仮想関数番号を選択します | RW | 0x000 |
17 | k_vf_select | 仮想関数レジスターにアクセスするには、このビットを1に設定する必要があります。 | RW | 0x0 |
16:2 | RSVD2 | Reserved | RO | 0x0000 |
1 | k_shadow_select | d_vsec_selectがゼロの場合にのみ有効です。 設定されている場合、PCIeコンフィグレーション・スペースのシャドウレジスターへのアクセスが許可されます。 オフにすると、標準のPCIeコンフィグレーション・レジスターにアクセスできるようになります。 |
RW | 0x0 |
0 | k_vsec_select | 設定されている場合、IntelVSECレジスターへのアクセスが許可されます |
RW | 0x0 |
物理機能のコンフィグレーション・スペース・レジスターにアクセスするには、アプリケーションで対象の物理機能レジスターのオフセットを指定する必要があります。たとえば、アプリケーションが物理機能0のMSI機能レジスターを読み出したい場合、アドレス0x0050で読み出しを発行して、物理機能0のMSI機能構造をターゲットにします。
図 42. PFコンフィグレーション・スペース・レジスター・アクセスのタイミング図
仮想関数コンフィグレーション・スペース・レジスターにアクセスするには、アプリケーションで最初に対象のコンフィグレーション・レジスターのVF番号を指定する必要があります。アプリケーションは、それに応じてオフセット0x1406AでユーザーAvalon-MMポートコンフィグレーション・レジスターをプログラムする必要があります。たとえば、物理機能0のVF3のMSI-X機能レジスターを読み出すには、アプリケーションで次のことを行う必要があります。
- アドレス0x1406Aおよびデータ0xE(vf_num [28:18] = 3、vf _select [17] = 1、vsec [0] = 0)でユーザーAvalon-MM書き込み要求を発行します。
- 物理機能0のVF3レジスターにアクセスするために、アドレス0xB0でユーザーAvalon-MM読み出し要求を発行します。物理機能1の場合、アドレスは0x10B0です。
図 43. コンフィグレーション・スペース・レジスターのアクセス・タイミング
注: PFレジスターにアクセスするには(VFレジスターにアクセスした後)、UserAvalon-MM制御レジスターを再プログラムする必要があります。
インテルの定義のVSECアクセスの場合、アプリケーションは最初にVSECフィールド(0x14068ビット[0])をプログラムする必要があります。次に、オフセット0xD00から始まるユーザーAvalon-MMインターフェイスからのすべてのアクセスが、VSECコンフィグレーション・スペース・レジスターに変換されます。
図 44. VSECレジスター・アクセス・タイミング図