インテルのみ表示可能 — GUID: lam1617309601077
Ixiasoft
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6.1. デバッグ・レベルの設定
パラメーター | 値 | デフォルト値 | 概要 |
---|---|---|---|
ハードIP Mode | Gen4 1x16、インターフェイス-512ビット Gen3 1x16、インターフェイス-512ビット Gen4 1x8、インターフェイス-256ビット Gen3 1x8、インターフェイス-256ビット Gen3 1x16、インターフェイス-256ビット Gen4 2x8、インターフェイス-256ビット Gen4 2x8、インターフェイス-512ビット Gen3 2x8、インターフェイス-256ビット Gen4 1x4、インターフェイス-128ビット Gen3 1x4、インターフェイス-128ビット Gen4 2x4、インターフェイス-128ビット Gen3 2x4、インターフェイス-128ビット Gen4 4x4、インターフェイス-128ビット Gen3 4x4、インターフェイス-128ビット |
Gen4x16 512ビット |
次の要素を選択します。
レーンデータレート:
車線幅:
注: Gen1 / Gen2以下のリンク幅のコンフィグレーションは、リンクダウン・トレーニングによってサポートされます。サポートされているコンフィグレーション・モードの詳細については、図2を参照してください。
|
ポート・モード | Root Port Native Endpoint
注: これらは、次の場合に使用可能なオプションです。 Enable TLP BypassはFalseに設定されています。TLPバイパスモードが有効になっている場合、使用可能なポートモードオプションについては、表TLPバイパスのポートモードオプションを参照してください。
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Native Endpoint |
ポートタイプを指定します。 |
Enable PMA registers access | True/False | False | Shared Reconfigurationインターフェイスをイネーブルする |
PLD Clock Frequency | 500 MHz 450 MHz 400 MHz 350 MHz 250 MHz 225 MHz 200 MHz 175 MHz |
500 MHz (Gen4モードの場合) 250 MHz (Gen3モードの場合) |
アプリケーション・クロックの周波数を選択します。利用可能なオプションは、ハードIPモード パラメーターの設定によって異なります。 Gen4モードの場合、使用可能なクロック周波数は、500 MHz / 450 MHz / 400 MHz / 350 MHz / 250 MHz / 225 MHz / 200 MHz / 175 MHzです。 Gen3モードの場合、使用可能なクロック周波数は250 MHzです。 |
クロック・ソース |
IOPLL Clock Divider |
IOPLL |
IOPLL を再利用するには、クロック分周器を選択します。
注: このパラメータは、Gen4 x16 または Gen4 2x8 ハード IP モードで PLD クロック周波数が 250 MHz 以下の場合にのみ使用できます。 IOPLL オプションは、タイミングクロージャにおいて相対的な利点があります。
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デバッグ変数のイネーブル | True/False |
False | Enable F-Tile Debug Toolkit |
Enable TLP- Bypass mode | True/False | False |
TLPバイパス機能を有効にします。
注: 複数のポートを使用できるコンフィグレーションの場合、ポートごとにTLPバイパスを有効にすることができます。
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Enable SRIS Mode | True/False | False | 独立した拡散スペクトルクロッキング(SRIS)機能を備えた個別の基準クロックを有効にします。 |
Enable Independent Perst | True/False | False | Enable independent reset of PCS and Controller in User Mode for EP & bypass Upstream mode
注: p0_hip_reconfig_clk ポートはクロックソースに接続する必要があります。Enable Independent Perst オプションがオンになっています。
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Enable CVP (Intel VSEC) | True/False | False | x16 CoreまたはPort0、シングルタイルのみのCvPの有効化。 p0_app_req_retry_en_i CvPを有効にするときは、信号をゼロにタイオフする必要があります。CvPの詳細については プロトコル(CvP)実装を介したインテルAgilexデバイス・コンフィグレーションユーザーガイドを参照してください。 |
Configuration | セキュリティー・モード | |||
---|---|---|---|---|
ポート0 | ポート1 | ポート2 | ポート3 | |
1x16 (Gen4x16/Gen3x16) | TLP-バイパスオン:アップストリーム | N/A | N/A | N/A |
TLP-バイパスオン:ダウンストリーム | N/A | N/A | N/A | |
2x8、x8/Gen4x8、x16/Gen4x8、またはGen3x8/Gen3x8 | TLP-バイパスオン:アップストリーム | TLP-バイパスオン:アップストリーム | N/A | N/A |
TLP-バイパスオン:ダウンストリーム | TLP-バイパスオン:ダウンストリーム | N/A | N/A | |
TLP-バイパスオフ:エンドポイント | TLP-バイパスオン:アップストリーム | N/A | N/A | |
TLP-バイパスオン:アップストリーム | TLP-バイパスオン:ダウンストリーム | N/A | N/A | |
4x4 (Gen4x8/Gen3x8) | TLP-バイパスオン:アップストリーム | TLP-バイパスオン:アップストリーム | TLP-バイパスオン:アップストリーム | TLP-バイパスオン:アップストリーム |
TLP-バイパスオン:ダウンストリーム | TLP-バイパスオン:ダウンストリーム | TLP-バイパスオン:ダウンストリーム | TLP-バイパスオン:ダウンストリーム |