PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 4/27/2023
Public
ドキュメント目次

5.10. Power Management Interface

表 72.  PHY管理インターフェイス信号
信号名 入力/出力 EP/RP/BP クロックドメイン 説明
p#_pm_state_o[2:0] 出力 EP/RP/BP coreclkout_hip /Async

現在の電源状態を示します。

  • 000b:L0またはIDLE
  • 001b = L0s
  • 010b = L1
  • 011b = L2
  • 100b = L3
注: 1 x4コンフィグレーションまたはトポロジHの場合、この出力はユーザークロックに非同期になります。有効な値を取得するには、この出力バスを数回サンプリングすることをお勧めします。
p#_pm_dstate_o [c * 4-1:0] 出力 EP/RP/BP 非同期
各機能の電力管理D状態。
  • 0001b:D0
  • 1000b:D3
  • その他:初期化されていないか無効です
注: この出力はユーザークロックに非同期です。有効な値を取得するには、この出力バスを数回サンプリングすることをお勧めします。 2つの有効な状態の遷移の間に無効なサイクルが存在する可能性があります。

各PFは4つの連続したビットを使用します。例えば、 pm_dstate_o [3:0] PF0に対応します。 pm_dstate_o [7:4] PF1などに対応します。

1 x4コンフィグレーションまたはトポロジHの場合、下位16ビットのみが有効です。

p#_apps_pm_xmt_pme_i[7:0] 入力 EP/BP coreclkout_hip
注: p2およびp3では使用できません。

アプリケーション・ロジックは、この信号を1サイクルアサートして、電力管理機能(PMC)ステートマシンをD1、D2、またはD3の電力状態からウェイクアップします。ウェイクアップ時に、IPコアはPM_PMEメッセージを送信します。

例えば、apps_pm_xmt_pme_i [0] PF0用です。apps_pm_xmt_pme_i [1] PF1用などです。

1 x4コンフィグレーションまたはトポロジHの場合、下位4ビットのみが有効です。

p#_app_init_rst_i 入力 RP coreclkout_hip

アプリケーション層はこの信号を使用して、ダウンストリームデバイスにホットリセットを要求します。このピンにシングルサイクルパルスが印加されると、ホットリセット要求が送信されます。

p#_surprise_down_err_o 出力 EP/RP/BP 非同期

コントローラでサプライズダウンイベントが発生していることを示します。

p#_app_req_retry_en_i[x:0] 入力 EP 非同期

注:ポート0およびポート1の場合はx=7です。

アサートされると、PCIeコントローラーは、最後のリセット以降に非CRSステータスのコンフィグレーションTLPにまだ応答していない場合、CRS(コンフィグレーション再試行ステータス)でコンフィグレーションTLPに応答します。これを使用して、列挙を保留できます。 CvPを有効にするときは、p0_app_req_retry_en_i信号をゼロに接続する必要があります。 RPモードのみをサポートするポート2およびポート3の場合、この入力は使用されません。

1 x4コンフィグレーションまたはトポロジHの場合、下位4ビットのみが有効です。

例えば、apps_pm_xmt_pme_i [0] PF0用です。apps_pm_xmt_pme_i [1] PF1用などです。

p#_sys_aux_pwr_det_i 入力 EP/BP coreclkout_hip

Auxiliary Power Detected。補助電源(Vaux)が存在することをホスト・ソフトウェアに報告するために使用されます。 PCI Express機能構造のデバイスステータスレジスターを参照してください。

この信号をアサートすると、デバイスはL23Ready状態の後にL3リンク状態ではなくL2リンク状態になります。使用しない場合は、この信号を「0」に接続します。

p#_app_ready_entr_l23_i 入力 EP/BP coreclkout_hip

アプリケーション・ロジックはこの信号をアサートして、L2/L3レディ状態に入る準備ができていることを示します。 T

app_ready_entr_l23_iシグナルは、L2 / L3 Readyエントリーを制御する必要があるアプリケーションに提供されます(L2 / L3 Readyに入る前に特定のタスクを実行する必要がある場合)。

コアは、この信号がアクティブになるまで、PM_Enter_L23の送信を(PM_Turn_Offに応答して)遅延させます。

L2エントリーが完了するまで、アサートされたままにする必要があります。

これはレベル設定のリセット信号です。

p#_apps_pm_xmt_turnoff_i 入力 RP coreclkout_hip

この信号は、PM_Turn_Offメッセージを生成するためのアプリケーション層からの要求です。

アプリケーション層は、この信号を1クロックサイクルの間アサートする必要があります。

IPコアは確認応答または許可信号を返しません。

アプリケーション層は、前のメッセージが送信されるまで、同じ信号を再度パルスしてはなりません。

p#_app_xfer_pending_i 入力 EP/BP coreclkout_hip

この信号はL1状態の間のみ有効であり、アサートされたときにデバイスをL1から出てL0に戻すためにのみ使用されます。デバイスがL1に入るのを防ぐことはできません。 Power ManagementControlおよびStatusRegisterのPowerStateフィールドは、この信号よりも優先されます。 L1の終了をトリガーしますが、D3状態がクリアされていない場合、リンクはL0から再びL1に戻ります。

これはレベル設定のリセット信号です。