2.2. 特性

PCI Express用のF-タイル Avalon® Streamingインターフェイスは、次の機能をサポートしています。

**PCIe* の機能**

ハードIPとして実装されたトランザクション、データリンク、および物理層を含む完全なプロトコルスタック。

サポートされているトポロジー：

表 2. サポートされているトポロジ
	Gen3 / Gen4 x16	Gen3 / Gen4 x8	Gen3 / Gen4 x4
終点	はい	はい	はい
ルートポート	はい	はい	はい
TLP-バイパス	はい	はい	はい

注: Gen1/Gen2またはより低いリンク幅のコンフィグレーションは、リンクダウン・トレーニングを介してサポートされます。

最大512バイトの最大ペイロードサイズ（MPS）をサポートします。
シングル仮想チャネル（VC）をサポートします。
完了タイムアウト・インターフェイスを介して完了タイムアウト範囲をサポートします。
不可分操作（FetchAdd/Swap/CAS）。
拡張タグのサポート。（10ビットタグのサポートはx16ポートにのみ適用されます。最大512の未処理の未送信リクエスト）
独立した拡散スペクトルクロッキング（SRIS）を使用してRefclkを分離します。
Spread Spectrum Clocking （SRNS）を使用せずにRefclkを分離します。
一般的なRefclkアーキテクチャー。
PCI Express* 高度なエラー報告（物理機能のみ）。
ECRCの生成とチェック。
データバスパリティ保護。
D0およびD3 PCIe電源状態をサポートします。
レシーバーでのレーンマージン。
リタイマーの存在検出。

多機能および仮想化機能：

シングルルートIO仮想化（SRIOV）。最大2048の仮想関数。
ポート0および1（x16コアおよびx8コア）のACS制御サービス（ACS）機能のサポート。
代替ルーティング-ID解釈（ARI）。
Functional Level Reset (FLR)
TLP処理ヒント（TPH）。
注: TPHは、「ステアリングタグなし（ST）」モードのみをサポートします。
Address Translation Services (ATS)
ページリクエストサービス（PRS）をサポートします。
プロセス・アドレス・スペースID（PASID）。
コンフィグレーションインターセプトインターフェイス（VirtIO用）。

Avalon® Streamingインターフェイス IP特徴：

個別のヘッダー、データ、プレフィックスを備えたユーザー・パケット・インターフェイス。
ヘッダー、データ、およびプレフィックスバスがそれぞれ2つのセグメントでコンフィグレーションされるスプリット・バス・アーキテクチャーを備えたユーザー・パケット・インターフェイス（x16モードのみ）。これにより、任意のサイクルで最大2つのTLPを処理できるため、このインターフェイスの帯域幅効率が向上します。
ポート0（x16コア）に対する最大512の未処理の未送信リクエスト
ポート1、2、および3（x8およびx4コア）に対する最大256の未処理の未送信要求
Autonomous ハードIPモードをサポートします。このモードでは、FPGAの設定とユーザーモードへの移行が完了する前に、PCIe ハードIPがホストと通信できるようになります。
注: 準備通知メカニズムが使用されていない限り、ルートコンプレックスやシステム・ソフトウェアは、デバイスの従来のリセット後、有効な構成要求に対して成功完了ステータスを返せなかったデバイスが問題のあるデバイスであると判断するまで、少なくとも 1 秒待つ必要があります。この期間は、リンクトレーニングがどれだけ早く完了するかとは無関係です。
PCIe リンク経由の FPGA コア・コンフィグレーション (CvP Init および CvP Update) は、ポート 0 の x16 コアでのみサポートされます。詳細についてはIntel Agilex 7 プロトコルによるデバイス・コンフィグレーション (CvP) 実装ユーザーガイドを参照してください。
可変PLDクロック周波数: ( Intel® Agilex™ 7用の500 MHz/450 MHz/400 MHz/350 MHz/250 MHz/225 MHz/200 MHz/175 MHz)
レガシー割り込み
MSI/MSI-X割り込み
CIIインターフェイスを介したコンフィグレーション拡張バスとVSEC
注: CIIインターフェイスは、1x4コンフィグレーションまたはトポロジHではサポートされていません。
Precision Time Measurement（PTM）（PTMリクエスターのみ）
注: PTMは、常に1つのコア（x16またはx8）でのみ有効にできます。
Avalon-STインターフェイスでのパリティーサポート
インテル® Quartus® Prime プロジェクトでのPCI Express用のF-タイル Avalon ストリーミング IPのFPGAピン割り当てが修正されます。ただし、このIPは、デフォルトでPCBのレーン反転と極性反転をサポートしています。
VCS* 、 VCS* 、 QuestaSim* および Xcelium* は現在のインテル® Quartus® Primeリリースでサポートされているシミュレーターです。他のシミュレーターは、将来のリリースでサポートされる可能性があります。

規格と仕様への準拠

PCI Express Base Specification Revision 4.0
シングルルートI/Oの仮想化と共有の仕様1.1
アドレス変換サービス、リビジョン1.1
PCI Expressアーキテクチャー用のPHYインターフェイス、バージョン4.x（PCI Express Base Spec、リビジョン4.0に対応する仕様）
仮想I/Oデバイス（VIRTIO）バージョン1.0

注: このユーザーガイド全体を通して、AVSTまたはAvalon-STという用語は Avalon® Streamingインターフェイス IPの略語として使用される場合があります。

言語の選択

Intel.com サーチを使用

クイックリンク

最近の検索

高度検索

検索のみ

PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

2.2. 特性

**PCIe* の機能**

多機能および仮想化機能：

Avalon® Streamingインターフェイス IP特徴：

規格と仕様への準拠