PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

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ID 683140
日付 4/27/2023
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ドキュメント目次
ドキュメント目次 x
1. 頭字語 2. はじめに 3. IPアーキテクチャーと機能の説明 4. 高度な機能 5. インターフェイス 6. パラメーター 7. テストベンチ 8. トラブルシューティング/デバッグ 9. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 10. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴 A. コンフィグレーション・スペース・レジスター B. エンドポイントモードでのアドレス変換サービス（ATS）の実装 C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット D. Root Port BFM E. 独立したリセットに対する分岐エンドポイントのサポート
2. はじめに x
2.1. このボードについて 2.2. 特性 2.3. リリース情報 2.4. サポートされるデバイス・ファミリー 2.5. パフォーマンスとリソース使用率 2.6. IPコアとデザイン例のサポートレベル
3. IPアーキテクチャーと機能の説明 x
3.1. アーキテクチャー 3.2. 機能の説明 3.3. Avalon-ST TXインターフェイス 3.4. 割り込み 3.5. 完了タイムアウト 3.6. ホットプラグ 3.7. 消費電力マネジメント 3.8. コンフィグレーション出力インターフェイス（COI） 3.9. コンフィグレーション・インターセプト・インターフェイス（EPのみ） 3.10. ハードIPリコンフィグレーション・インターフェイス 3.11. PHYリコンフィグレーション・インターフェイス 3.12. ページ・リクエスト・サービス（PRS）（EPのみ）
3.1. アーキテクチャー x
3.1.1. クロック 3.1.2. refclk 3.1.3. Reset
3.2. 機能の説明 x
3.2.1. PMA/PCS 3.2.2. データリンク層 3.2.3. トランザクション層
3.3. Avalon-ST TXインターフェイス x
3.3.1. TLPヘッダーおよびデータ情報 3.3.2. Avalon-ST 3.3.3. Avalon-ST TX 3.3.4. タグの割り当て 3.3.5. バッファー・サイズの拡張
3.3.2. Avalon-ST x
3.3.2.1. RX フロー制御
3.3.3. Avalon-ST TX x
3.3.3.1. TXフロー制御
3.4. 割り込み x
3.4.1. レガシー割り込み 3.4.2. MSI 3.4.3. MSI-X
3.10. ハードIPリコンフィグレーション・インターフェイス x
3.10.1. レジスター・アクセスの設定
3.10.1. レジスター・アクセスの設定 x
3.10.1.1. ダイレクトユーザーAvalon-MMインターフェイス（バイトアクセス） 3.10.1.2. デバッグ・レジスター・インターフェイス・アクセス（Dwordアクセス）
4. 高度な機能 x
4.1. 仮想化サポート 4.2. TLPバイパスモード 4.3. Precision Time Measurement (PTM) 4.4. スケーラブルなIOV
4.1. 仮想化サポート x
4.1.1. Single-Root I/O Virtualization (SR-IOV) 4.1.2. VirtIO
4.1.1. Single-Root I/O Virtualization (SR-IOV) x
4.1.1.1. SR-IOV Implementation
4.1.1.1. SR-IOV Implementation x
4.1.1.1.1. Functional Level Reset (FLR)
4.1.2. VirtIO x
4.1.2.1. VirtIOの実装 4.1.2.2. VirtIOレジスター
4.2. TLPバイパスモード x
4.2.1. TLPバイパスモードの設定を登録する 4.2.2. TLPバイパスモードでのAvalon-MMの使用 4.2.3. MII送信インターフェイス 4.2.4. MII受信インターフェイス 4.2.5. コンフィグレーションTLP 4.2.6. 不正な形式のTLP 4.2.7. ECRC
4.2.1. TLPバイパスモードの設定を登録する x
4.2.1.1. ベース・アドレス：0x14194 4.2.1.2. ベース・アドレス：0x14190
5. インターフェイス x
5.1. このボードについて 5.2. クロックおよびリセット 5.3. シリアル・データ・インタフェース 5.4. Avalon-ST インターフェイス 5.5. 割り込みインターフェイス 5.6. ハードIP Statusインターフェイス 5.7. エラー・インターフェイス 5.8. 10ビットタグサポートインターフェイス 5.9. コンプリーション・タイムアウト・エラー。 5.10. Power Management Interface 5.11. ホット・プラグ・インターフェイス（RPのみ） 5.12. ペイロード出力インターフェイス 5.13. コンフィグレーションインターセプトインターフェイス（EPのみ） 5.14. ハードIPリコンフィグレーション・インターフェイス 5.15. PHYリコンフィグレーション・インターフェイス 5.16. ページリクエストサービス（PRS）インターフェイス（EPのみ） 5.17. FLRインターフェイス信号 5.18. PTMインターフェイス信号 5.19. VFエラー・フラグ・インターフェイス信号 5.20. VirtIOPCIコンフィグレーション・アクセスインターフェイス信号
5.4. Avalon-ST インターフェイス x
5.4.1. Avalon-ST インターフェイス信号 5.4.2. Avalon-ST インターフェイス信号
5.5. 割り込みインターフェイス x
5.5.1. レガシー割り込みインターフェイス信号 5.5.2. MSI保留ビット・インターフェイス信号
6. パラメーター x
6.1. デバッグ・レベルの設定 6.2. Clock Control IPコアのパラメーター
6.2. Clock Control IPコアのパラメーター x
6.2.1. Avalonのパラメーター 6.2.2. Base Address Register 6.2.3. PCI ExpressおよびPCIケイパビリティーのパラメーター 6.2.4. デバイス識別レジスター 6.2.5. Configuration, Debug and Extension Options
6.2.3. PCI ExpressおよびPCIケイパビリティーのパラメーター x
6.2.3.1. デバイス・ケイパビリティー 6.2.3.2. Link Capabilities 6.2.3.3. Legacy Interrupt Pin Register 6.2.3.4. MSI-X Capabilities 6.2.3.5. MSI-X Capabilities 6.2.3.6. スロット・ケイパビリティー 6.2.3.7. レイテンシー・トレランス・レポート（LTR） 6.2.3.8. Process Address Space ID (PASID) 6.2.3.9. Device Serial Number Capability 6.2.3.10. Page Request Service (PRS) 6.2.3.11. Access Control Service (ACS) Capabilities 6.2.3.12. 消費電力マネジメント 6.2.3.13. Vendor Specific Extended Capability (VSEC) 6.2.3.14. Precision Time Measurement (PTM) 6.2.3.15. Address Translation Services (ATS) 6.2.3.16. TLP Processing Hints (TPH) 6.2.3.17. VirtIOパラメーター
7. テストベンチ x
7.1. パック・モードのサポート 7.2. プログラミング・ファイルの生成 7.3. エンドポイント・テストベンチ 7.4. Avalon-MMテスト・ドライバー・モジュール 7.5. ルートポートBFM 7.6. BFMプロシージャーおよびファンクション
7.5. ルートポートBFM x
7.5.1. BFMメモリーマップ 7.5.2. コンフィグレーション・スペース・バスおよびデバイスの番号付け 7.5.3. ルートポートおよびエンドポイントのコンフィグレーション 7.5.4. アプリケーション層への読み出しおよび書き込みトランザクションの発行
7.6. BFMプロシージャーおよびファンクション x
7.6.1. ebfm_barwrプロシージャー 7.6.2. ebfm_barwr_immプロシージャー 7.6.3. ebfm_barrd_waitプロシージャー 7.6.4. ebfm_barrd_nowtプロシージャー 7.6.5. ebfm_cfgwr_imm_waitプロシージャー 7.6.6. ebfm_cfgwr_imm_nowtプロシージャー 7.6.7. ebfm_cfgrd_waitプロシージャー 7.6.8. ebfm_cfgrd_nowtプロシージャー 7.6.9. BFMコンフィグレーション・プロシージャー 7.6.10. BFM共有メモリー・アクセス・プロシージャー 7.6.11. BFMログおよびメッセージ・プロシージャー 7.6.12. Verilog HDL Formattingファンクション
7.6.9. BFMコンフィグレーション・プロシージャー x
7.6.9.1. ebfm_cfg_rp_epプロシージャー 7.6.9.2. ebfm_cfg_decode_barプロシージャー
7.6.10. BFM共有メモリー・アクセス・プロシージャー x
7.6.10.1. 共有メモリー定数 7.6.10.2. shmem_writeタスク 7.6.10.3. shmem_readファンクション 7.6.10.4. shmem_display Verilog HDLファンクション 7.6.10.5. shmem_fillプロシージャー 7.6.10.6. shmem_chk_okファンクション
7.6.11. BFMログおよびメッセージ・プロシージャー x
7.6.11.1. ebfm_display Verilog HDLファンクション 7.6.11.2. ebfm_log_stop_sim Verilog HDLファンクション 7.6.11.3. ebfm_log_set_suppressed_msg_maskタスク 7.6.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDLタスク 7.6.11.5. ebfm_log_open Verilog HDLファンクション 7.6.11.6. ebfm_log_close Verilog HDLファンクション
7.6.12. Verilog HDL Formattingファンクション x
7.6.12.1. himage1 7.6.12.2. himage2 7.6.12.3. himage4 7.6.12.4. himage8 7.6.12.5. himage16 7.6.12.6. dimage1 7.6.12.7. dimage2 7.6.12.8. dimage3 7.6.12.9. dimage4 7.6.12.10. dimage5 7.6.12.11. dimage6 7.6.12.12. dimage7
8. トラブルシューティング/デバッグ x
8.1. ハードウェア 8.2. デバッグ・ツールキット
8.1. ハードウェア x
8.1.1. リンク・トレーニングの問題のデバッグ 8.1.2. データ転送とパフォーマンスの問題のデバッグ
8.1.1. リンク・トレーニングの問題のデバッグ x
8.1.1.1. 一般的なツールとユーティリティ 8.1.1.2. Signal Tap II ロジック・アナライザー 8.1.1.3. システム・デバッグ・ツール
8.1.1.3. システム・デバッグ・ツール x
8.1.1.3.1. ハードIPリコンフィグレーション・インターフェイスの使用 8.1.1.3.2. LCRCおよびECRCエラーカウントを有効にして読み出します
8.1.2. データ転送とパフォーマンスの問題のデバッグ x
8.1.2.1. Advanced Error Reporting Capability 8.1.2.2. 第2レベルのデバッグツール
8.2. デバッグ・ツールキット x
8.2.1. このボードについて 8.2.2. F-タイルのデバッグ・ツールキットの有効化 8.2.3. F タイル デバッグ ツールキットの起動 8.2.4. F-タイルDebug Toolkitの使用 8.2.5. F-タイル・リンク・インスペクターの使用
8.2.4. F-タイルDebug Toolkitの使用 x
8.2.4.1. メインビュー 8.2.4.2. ツールキット・パラメーター 8.2.4.3. チャネルパラメーター 8.2.4.4. Eye Viewer
8.2.4.2. ツールキット・パラメーター x
8.2.4.2.1. F-タイル情報 8.2.4.2.2. イベント・カウンタ 8.2.4.2.3. P0、P1コンフィギュレーション・デバイス
8.2.4.3. チャネルパラメーター x
8.2.4.3.1. 一般的なPHY 8.2.4.3.2. TXパス 8.2.4.3.3. RXパス
A. コンフィグレーション・スペース・レジスター x
A.1. コンフィグレーション・スペース・レジスター A.2. コンフィグレーション・スペース・レジスターのアドレスマップ A.3. インテル定義のVSEC機能レジスター
A.1. コンフィグレーション・スペース・レジスター x
A.1.1. レジスターアクセスの定義 A.1.2. PCIe Configuration Informationレジスター A.1.3. PCI Express機能構造 A.1.4. Physical Layer 16.0 GT/s Extended Capability Structure A.1.5. MSI-X Capabilities
A.2. コンフィグレーション・スペース・レジスターのアドレスマップ x
A.2.1. SR-IOV Virtualization Extended Capabilities Registers Address Map A.2.2. 各仮想機能のPCIeコンフィグレーション・レジスター
A.2.2. 各仮想機能のPCIeコンフィグレーション・レジスター x
A.2.2.1. Alternative Routing ID (ARI) Capability Structure A.2.2.2. TLP Processing Hint (TPH) Capability Structure A.2.2.3. Address Translation Services (ATS) Capability Structure A.2.2.4. Address Translation Services (ACS) Capability Structure
A.2.2.1. Alternative Routing ID (ARI) Capability Structure x
A.2.2.1.1. ARI Enhanced Capability Header Register (Offset 0x0) A.2.2.1.2. ARI機能および制御レジスター（オフセット0x4）
A.2.2.2. TLP Processing Hint (TPH) Capability Structure x
A.2.2.2.1. TPH Requester Enhanced Capability Header (Offset 0x0) A.2.2.2.2. TPH Requester Capability Register (Offset 0x4) A.2.2.2.3. TPH Requester Control Register (Offset 0x8)
A.2.2.3. Address Translation Services (ATS) Capability Structure x
A.2.2.3.1. ATS Enhanced Capability Header (Offset 0x0) A.2.2.3.2. ATS Capability Register and ATS Control Register (Offset 0x4)
A.2.2.4. Address Translation Services (ACS) Capability Structure x
A.2.2.4.1. ACS Extended Capability Header (Offset 0x0) A.2.2.4.2. ACS Capability Register (Offset 0x4) A.2.2.4.3. ACS制御レジスター（オフセット0x6） A.2.2.4.4. 出力制御ベクトル（オフセット0x8）
A.3. インテル定義のVSEC機能レジスター x
A.3.1. Intel定義のVSEC機能ヘッダー（オフセット00h） A.3.2. インテル定義のベンダー固有のヘッダー（オフセット04h） A.3.3. インテルマーカー（オフセット08h） A.3.4. JTAGシリコンID（オフセット0x0C-0x18） A.3.5. ユーザー設定可能なデバイスとボードID（オフセット0x1C-0x1D） A.3.6. General Purpose Control and Status Register - 0xBB0 A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4 A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8 A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
B. エンドポイントモードでのアドレス変換サービス（ATS）の実装 x
B.1. 翻訳済み/未翻訳のリクエストの送信 B.2. エンドポイント（EP）からルートコンプレックス（RC）へのページリクエストメッセージの送信 B.3. リクエスト/完了の無効化
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット x
C.1. EP TLPバイパスモード（アップストリーム） C.2. RC TLPバイパスモード（ダウンストリーム）
E. 独立したリセットに対する分岐エンドポイントのサポート x
E.1. PCI Expressソケット E.2. サポートされるコンフィグレーション
E.2. サポートされるコンフィグレーション x
E.2.1. コンフィグレーション・タイプ E.2.2. コンフィグレーション・タイプ E.2.3. コンフィグレーション・タイプ
1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス（ATS）の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. Root Port BFM
E. 独立したリセットに対する分岐エンドポイントのサポート

5.4.1. Avalon-ST インターフェイス信号

表 61.  Avalon-ST インターフェイス信号
信号名 入力/出力 EP/RP/BP クロックドメイン 説明
p＃_rx_st_data_o [w * 128-1：0] 出力 EP/RP/BP coreclkout_hip

Avalon-STRxデータバス。アプリケーションは、このバスを介してトランザクション層からRXデータを受信します。

Port0（width = 512）の場合、下位256ビットにパケットの終わりがあるTLPは、上位256ビットにパケットの開始を持つことができます。
p#_rx_st_empty_o[p-1:0] 出力 EP/RP/BP coreclkout_hip

サイクル中に空になるdwordの数を指定します。 rx_st_eop_o 信号がアサートされます。

これらの信号は、 rx_st_eop_o 信号はアサートされません。

p＃_rx_st_ready_i 入力 EP/RP/BP coreclkout_hip

アプリケーション層がデータを受け入れる準備ができていることを示します。 readyLatencyは27サイクルです。

もしも rx_st_ready_i サイクルでアプリケーション層によってディアサートされます<n>、PCIe ハードIPのトランザクション層は、最大でトラフィックを送信し続けます<n>+readyLatencyはのデアサート後のサイクル rx_st_ready_i。

一度 rx_st_ready_iをリアサートすると、 rx_st_valid_oはreadyLatencyサイクル内でデータ転送を再開します。

最高のパフォーマンスを実現するには、アプリケーション層に、rx_st_ready_iのデアサートを回避するのに十分な大きさの受信バッファーを含める必要があります。

p#_rx_st_sop_o[n-1:0] 出力 EP/RP/BP coreclkout_hip

rx_st_valid_o [1：0]の対応するビットと組み合わせてアサートされると、TLPの最初のサイクルを通知します。

rx_st_sop_o [1]：アサートされると、rx_st_data_o [511：256]でTLPの開始を通知します 。

rx_st_sop_o [0]：アサートされると、rx_st_data_o [255：0]でTLPの開始を通知します。

p#_rx_st_eop_o[n-1:0] 出力 EP/RP/BP coreclkout_hip

rx_st_valid_o [1：0]に対応するビットと組み合わせてアサートされると、TLPの最後のサイクルを通知します。

rx_st_eop_o [1]：アサートされると、rx_st_data_o [511：256]でTLPの終了を通知します。

rx_st_eop_o [0]：アサートされると、rx_st_data_o [255：0]でTLPの終了を通知します 。

p#_rx_st_valid_o[n-1:0] 出力 EP/RP/BP coreclkout_hip

これらの信号は、アプリケーション層に入るrx_st_data_o信号を修飾します。
p＃_rx_st_hdr_o [n * 128-1：0] 出力 EP/RP/BP coreclkout_hip

これは受信ヘッダーであり、PCIe仕様のTLPヘッダー形式に従います。
reconfig_readdata[N*32-1:0] 出力 EP/RP/BP coreclkout_hip

これは、受信した最初のTLPプレフィックスであり、PCIe仕様のTLPプレフィックス形式に従います。 PASIDが含まれています。

これらの信号は、対応するrx_st_sop_oがアサートされたときに有効です。

TLPプレフィックスはビッグ・エンディアンの実装を使用します（つまり、Fmtフィールドはビット[31:29]であり、Typeフィールドはビット[28:24]です）。

特定のTLPにプレフィックスが存在しない場合、そのdword（Fmtフィールドを含む）はすべてゼロです。
p#_rx_st_vf_active_o[n-1:0] 出力 EP coreclkout_hip

注：p2およびp3では使用できません。

アサートされると、これらの信号は、受信したTLPが仮想機能をターゲットにしていることを示します。

これらの信号がディアサートされると、受信したTLPは物理機能をターゲットにしており、rx_st_func_num信号は機能番号を示します。

これらの信号は、対応するrx_st_sop_oがアサートされたときに有効です。これらの信号は、x4コンフィグレーションのrx_st_hdr_o信号と多重化されます。

これらの信号は、エンドポイントモードでのみ有効です。
p#_rx_st_func_num_o[p-1:0] 出力 EP coreclkout_hip

注：p2およびp3では使用できません。

受信したTLPの対象となる物理機能番号を指定してください。

これらの信号は、対応するrx_st_sop_oがアサートされたときに有効です。

これらの信号は、x4コンフィグレーションのrx_st_hdr_o信号と多重化されます。

これらの信号は、エンドポイントモードでのみ有効です。
p#_rx_st_vf_num_o[n*11-1:0] 出力 EP coreclkout_hip

注：p2およびp3では使用できません。

受信したTLPのターゲットVFmnumberを指定します。

アプリケーションは、この情報を要求TLPと完了TLPの両方に使用します。

完了TLPの場合、これらのビットは、この完了TLPのリクエスターのVF番号を指定します。

これらの信号は、rx_st_vf_active_oおよび対応するrx_st_sop_oがアサートされている場合に有効です。

これらの信号は、x4コンフィグレーションのrx_st_hdr_o信号と多重化されます。

これらの信号は、エンドポイントモードでのみ有効です。
p#_rx_st_bar_range_o[p-1:0] 出力 EP/RP/BP coreclkout_hip
出力するTLPのBARを指定します。 BAR範囲ごとに、次のエンコーディングが定義されています。
  • 000: Memory BAR 0
  • 001: Memory BAR 1
  • 010: Memory BAR 2
  • 011: Memory BAR 3
  • 100: Memory BAR 4
  • 101: Memory BAR 5
  • 110: I/O BAR
  • 111: Expansion ROM BAR

これらの出力は、両方のrx_st_sop_oとrx_st_valid_oがアサートされる場合に有効です。

p#_rx_st_tlp_abort_o[n-1:0] 出力 tBP coreclkout_hip

ECRCエラーのためにTLPをドロップするようにアプリケーションに示します。 TLPが再生されることを期待するべきではありません。

デフォルトでは、PCIeヒップドロップエラーTLP。 TLPバイパスモードで動作している場合、エラーが発生したTLPはRXパケット・インターフェイスに転送されます。

この出力は、rx_st_valid_oがアサートされている場合に有効です。
p＃_rx_st_data_par_o [w * 16-1：0] 出力 EP/RP/BP coreclkout_hip

rx_st_data_oのバイトパリティー信号 。これらのパリティ信号は、ECCが有効になっている場合は使用できません。

p＃_rx_st_hdr_par_o [n * 16-1：0] 出力 EP/RP/BP coreclkout_hip

rx_st_hdr_oのバイトパリティー信号 。これらのパリティ信号は、ECCが有効になっている場合は使用できません。

p＃_rx_st_tlp_prfx_par_o [n * 4-1：0] 出力 EP/RP/BP coreclkout_hip

rx_st_tlp_prfx_oのバイトパリティ信号。これらのパリティ信号は、ECCが有効になっている場合は使用できません。
p＃_rx_par_err_o 出力 EP/RP/BP coreclkout_hip

RXバッファーの入力でTLPでパリティーエラーが検出されたことを示すために、単一サイクルでアサートされます。

このエラーは、VSECレジスターに修正不可能な内部エラーとして記録されます。

このエラーが発生した場合は、ハードIPをリセットする必要があります。これは、パリティーエラーによってハードIPが不明な状態になる可能性があるためです。
表 62.  RXコントロール・インターフェイス信号
信号名 入力/出力 EP/RP/BP クロックドメイン 説明
p#_rx_buffer_limit_tdm_indx_i[1:0] 入力 EP/RP/BP coreclkout_hip

これらの信号は、rx_buffer_limit_i [11：0] 信号に対応するバッファーのタイプを示します。

アプリケーション層は、TDM方式で、有効になっているすべてのポートのバッファー制限情報を提供する必要があります。

次のエンコーディングが定義されています。
  • 00：PタイプのTLPのバッファー制限。
  • 01：NPタイプのバッファー制限。
  • 10：CPLタイプのバッファー制限。
  • 11：予約済み。
p#_rx_buffer_limit_i[11:0] 入力 EP/RP/BP coreclkout_hip

RXフロー制御インターフェイスが有効になっている場合、アプリケーションはこれらの信号をTLPフロー制御に使用できます。

これらの信号は、リセット/初期化以降に使用可能になったアプリケーションRXバッファースペースを示します。

最初に、信号はバッファーサイズ（RXバッファーが取ることができるTLPの数に関して）に従って設定されます。

これらの信号の値は常に増分してロールオーバーします。たとえば、初期値が0xfffの場合、 rx_buffer_limit_i [11：0]を受信したTLPの1つがアプリケーションRXバッファーを出ると、値は1ずつ増加し、0x000にロールオーバーします。

アプリケーション層に対応するRXバッファースペースがないためにTLPタイプがブロックされた場合、他のTLPタイプはPCIeトランザクション順序付けルールに従ってそれをバイパスする可能性があります。

rx_buffer_limit_i[11:0]の初期値は2048TLPより大きくできないことに注意してください。

レベル 2 の表題