PCI Express*向け F-タイル Avalon® ストリーミングのインテル® FPGA IPユーザーガイド

ID 683140
日付 4/27/2023
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ドキュメント目次

A.1.5. MSI-X Capabilities

表 125.  MSI-X Control Register
ビット位置 概要 アクセス デフォルト値
31

MSI-X有効:MSI-X割り込み生成を有効にするには、このビットを設定する必要があります。

この情報は、ConfigurationInterceptInterfaceから取得する必要があります。

RW 0
30

MSI-X関数マスク:このビットは、この関数からのすべてのMSI-X割り込みをマスクするように設定できます。

この情報は、ConfigurationInterceptInterfaceから取得する必要があります。

RW 0
29:27 Reserved RO 0
26:16

MSI-Xテーブルのサイズ(MSI-X割り込みベクトルの数)。このフィールドの値は、この関数用に設定されたテーブルのサイズより1つ小さくなっています。最大値は0x7FF(2048割り込みベクトル)です。

このフィールドは、1つのPFに接続されているすべてのVF間で共有されます。

RO プログラミング・インターフェイスを介してプログラムされます。
15:8 Next Capability Pointer. Points to PCI. RO プログラミング・インターフェイスを介してプログラムされます。
7:0 Capability ID assigned by PCI-SIG. RO 0x11
表 126.  MSI-X Table Offset BIR
ビット位置 概要 アクセス デフォルト値
2:0

BARインジケータレジスター:この関数のMSI-Xテーブルが配置されているメモリーアドレス範囲に対応するBARを指定します(000 = VF BAR0、001 = VF BAR1、…、101 = VF BAR5)。

このフィールドは、1つのPFに接続されているすべてのVF間で共有されます。

RO プログラミング・インターフェイスを介してプログラムされます。
31:3

指定されたBARを基準にした、MSI-Xテーブルが配置されているメモリーアドレスのオフセット。アドレスは、Qwordに揃えられるように、3つのゼロを追加することによって拡張されます。

このフィールドは、1つのPFに接続されているすべてのVF間で共有されます。

RO プログラミング・インターフェイスを介してプログラムされます。
表 127.  MSI-X保留中のビット配列レジスター
ビット位置 概要 アクセス デフォルト値
2:0

BARインジケータレジスター:この関数の保留ビット配列が配置されているメモリーアドレス範囲に対応するBARを指定します(000 = VF BAR0、001 = VF BAR1、…、101 = VF BAR5)。

このフィールドは、1つのPFに接続されているすべてのVF間で共有されます。

RO プログラミング・インターフェイスを介してプログラムされます。
31:3

指定されたBARを基準にした、保留中のビット配列が配置されているメモリーアドレスのオフセット。アドレスは、Qwordに揃えられるように、3つのゼロを追加することによって拡張されます。

このフィールドは、1つのPFに接続されているすべてのVF間で共有されます。

RO プログラミング・インターフェイスを介してプログラムされます。