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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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1.1. インテル® Hyperflex™ 基本的なデザインコンセプト
用語/フレーズ | 説明 |
---|---|
クリティカル・チェイン | レジスターのリタイミングを防止するデザイン条件はすべてクリティカル・チェインです。制限要因には、チェイン内に複数のレジスター間パスが含まれる場合があります。クリティカル・チェインとそれに関連するクロックドメインのfMAXは、レジスター間パスの平均遅延およびルーティング・ワイヤなどの不可分な回路エレメントの量子化遅延によって制限されます。Fast Forwardコンパイルはクリティカル・チェインを破ります。 |
Fast Forwardのコンパイル | デザイン固有のタイミング収束の推奨事項を生成し、各タイミング制約を削除した後に将来のパフォーマンス結果を生成します。 |
ハイパー・アウェア・デザイン・フロー | Hyper-Retiming、Hyper-Pipelining、Fast Forward Compilation、およびHyper-Optimizationを介して インテル® Hyperflex™ デバイスで最高のパフォーマンスを実現するデザインフロー。 |
インテル® Hyperflex™ FPGAアーキテクチャー | コアファブリック全体のあらゆる位置にHyper-Registerと呼ばれる追加のレジスターを含むデバイスのコア・アーキテクチャーをサポートします。Hyper-Registerは帯域幅を増やし、面積と電力効率を向上させます。 |
Hyper-Optimization | ロング・コンビネーションのフィードバック・パスではなく、機能的に同等のフィードフォワードまたはプリー・コンピュート・パスを使用するようにロジックを再構築するなどのFast Forwardコンパイルで推奨される主要なRTL変更を介したデザイン・パフォーマンスを向上させるデザインプロセス。 |
Hyper-Pipelining | ALMレジスター間の相互接続にパイプライン・ステージを追加することにより、長い配線遅延を排除したデザインプロセスです。この技術により、より高速なクロック周波数でデザインを実行することができます。 |
Hyper-Retiming | Fast Forwardコンパイル時に、Hyper-Retimingはレジスターから信号を投機的に取り除き、リタイミング用ネットリストのモビリティーを可能にします。 |
Multi-Corner Timing Analysis | デザインの電圧、プロセス、温度の動作条件を検証するための複数の「タイミング・コーナー・ケース」の分析です。高速コーナー解析は、最良のタイミング条件を前提としています。 |