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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.4. Hyper-Optimization (RTLの最適化)
Hyper-Retiming、Fast Forwardコンパイル、およびHyper-Pipeliningでデータパスを高速化した後も、長いフィードバックループやステートマシンなどのコントロール・ロジックには限界があります。
このような限界を克服するには、長い組合せフィードバックパスではなく、機能的に同等のフィードフォワード・パスまたはプリコンピュート・パスを使用します。以下のセクションでは、さまざまなデザイン構造に対する特定のHyper-Optimizationについて説明します。このプロセスは、以前の世代の高性能FPGAと比較して、 インテル® Hyperflex™ デバイスの2倍の性能向上をもたらします。