インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

ダウンロード PDF
ID 683353
日付 10/04/2021
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Hyperflex™ FPGAアーキテクチャーの概要 2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン 3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル 4. デザイン例ウォークスルー 5. リタイミングの制限と対処方法 6. 最適化の例　 7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン 8. 付録 9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック 10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
1. インテル® Hyperflex™ FPGAアーキテクチャーの概要 x
1.1. インテル® Hyperflex™ 基本的なデザインコンセプト
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン x
2.1. 高速デザイン手法 2.2. Hyper-Retiming（レジスター移動を容易にする） 2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 2.4. Hyper-Optimization （RTLの最適化）
2.1. 高速デザイン手法 x
2.1.1. 高速ターゲットを設定する 2.1.2. 実験と反復 2.1.3. コンポーネントを独立してコンパイルする 2.1.4. サブモジュールの最適化 2.1.5. ブロードキャスト信号を避ける
2.1.1. 高速ターゲットを設定する x
2.1.1.1. 速度とタイミング収束 2.1.1.2. スピードとレイテンシー
2.2. Hyper-Retiming（レジスター移動を容易にする） x
2.2.1. リセット戦略 2.2.2. クロックイネーブルの戦略 2.2.3. 合成中のレジスターの保持 2.2.4. タイミングの検討事項 2.2.5. クロックイネーブルの戦略 2.2.6. 準安定シンクロナイザー 2.2.7. 初期のパワーアップ条件 2.2.8. RAMおよびDSPを介したリタイミング
2.2.1. リセット戦略 x
2.2.1.1. 非同期リセットを削除する 2.2.1.2. グローバル・クロック・ツリーでの同期リセット 2.2.1.3. I/Oポートの同期リセット 2.2.1.4. 重複およびパイプライン同期リセット
2.2.2. クロックイネーブルの戦略 x
2.2.2.1. ローカライズされたクロック・イネーブル 2.2.2.2. 高いファンアウト・クロック・イネーブル 2.2.2.3. タイミング例外を使用したクロックイネーブル
2.2.4. タイミングの検討事項 x
2.2.4.1. マルチサイクル･パスの最適化 2.2.4.2. 過剰制約
2.2.5. クロックイネーブルの戦略 x
2.2.5.1. クロックドメイン交差制約ガイドライン
2.2.7. 初期のパワーアップ条件 x
2.2.7.1. 初期条件の指定 2.2.7.2. 初期条件とリタイミング 2.2.7.3. 初期条件とHyper-Registers 2.2.7.4. リセット・シーケンスのリタイミング
2.2.7.3. 初期条件とHyper-Registers x
2.2.7.3.1. クロックのゲートの実装 2.2.7.3.2. 初期条件の インテル® Quartus® Primeの設定
2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 x
2.3.1. 従来型とHyper-Pipeliningの比較 2.3.2. パイプライニングとレイテンシー 2.3.3. 複数サイクルの例外の代わりにレジスターの使用
2.3.2. パイプライニングとレイテンシー x
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 2.3.2.2. 自動パイプライン挿入　
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 x
2.3.2.1.1. レイテンシー・インセンシティブのフォールスパスの指定
2.3.2.2. 自動パイプライン挿入　 x
2.3.2.2.1. ステップ1：可変レイテンシー・モジュールを作成する 2.3.2.2.2. ステップ2：可変レイテンシー・モジュールのインスタンス化 2.3.2.2.3. ステップ3：自動パイプライン挿入オプションを確認する 7047834648 2.3.2.2.4. （オプション）可変レイテンシー・モジュールなしの自動パイプライン挿入
2.4. Hyper-Optimization （RTLの最適化） x
2.4.1. 一般的な最適化手法 2.4.2. 特定のデザイン構造の最適化
2.4.1. 一般的な最適化手法 x
2.4.1.1. Shannonの分解 2.4.1.2. タイムドメインの多重化 2.4.1.3. ループ・アンローリング 2.4.1.4. ループ・パイプライン 2.4.1.5. 事前計算　
2.4.1.1. Shannonの分解 x
2.4.1.1.1. Shannonの分解例 2.4.1.1.2. Shannonの分解のための回路の特定
2.4.1.4. ループ・パイプライン x
2.4.1.4.1. ループ・パイプライン理論 2.4.1.4.2. ループ・パイプラインにおデモ 2.4.1.4.3. ループ・パイプラインおよび合成の最適化
2.4.2. 特定のデザイン構造の最適化 x
2.4.2.1. 高速クロック・ドメイン 2.4.2.2. ループの再構築 2.4.2.3. コントロール信号のバックプレッシャー 2.4.2.4. FIFOステータス信号によるフロー・コントロール 2.4.2.5. スキッドバッファーを使用したフロー制御 2.4.2.6. リードモディファイライトメモリー 2.4.2.7. カウンターとアキュムレーター　 2.4.2.8. ステートマシン 2.4.2.9. メモリー 2.4.2.10. DSPブロック 2.4.2.11. 一般ロジック 2.4.2.12. モジュラスと除算 2.4.2.13. リセット 2.4.2.14. ハードウェアの再利用 2.4.2.15. アルゴリズム要件 2.4.2.16. FIFO 2.4.2.17. 三進加算器
2.4.2.1. 高速クロック・ドメイン x
2.4.2.1.1. クロック・ネットワークの視覚化 2.4.2.1.2. Fitter Reportでのクロックネットワークの表示 2.4.2.1.3. TimeQuestでのクロックの表示
2.4.2.9. メモリー x
2.4.2.9.1. インテル® Hyperflex™ アーキテクチャーのデュアル・ポート・メモリー 2.4.2.9.2. シンプル・デュアル・ポート・メモリー 2.4.2.9.3. インテル® Hyperflex™ アーキテクチャーのシンプル・デュアル・ポート・メモリーの例 2.4.2.9.4. メモリー混合ポート幅比制限 2.4.2.9.5. レジスターされないRAM出力
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル x
Hyper-Awareデザイン・フロー レジスターのリタイミング Fast Forwardのコンパイル デザインRTLの検証 3.1. サブモジュールを独立してコンパイルする 3.2. Design Assistantのデザインルールチェック
3.2. Design Assistantのデザインルールチェック x
3.2.1. コンパイル中のDesign Assistantの実行 3.2.2. 解析モードでのDesign Assistantの実行 3.2.3. ハイパーリタイマーの準備ルール
3.2.2. 解析モードでのDesign Assistantの実行 x
3.2.2.1. Design Assistantからのクロスプローブ 3.2.2.2. Chip PlannerからのDesign Assistantの実行 3.2.2.3. Timing AnalyzerからDesign Assistantを実行
4. デザイン例ウォークスルー x
4.1. メジアンフィルターのデザイン例
4.1. メジアンフィルターのデザイン例 x
4.1.1. ステップ1：基本デザインのコンパイル 4.1.2. ステップ2：パイプライン・ステージを追加し、非同期リセットを削除する 4.1.3. ステップ3：パイプライン・ステージを追加して、すべての非同期リセットを削除する 4.1.4. ステップ4：ショートパスとロングパスの条件を最適化する
5. リタイミングの制限と対処方法 x
5.1. dont_merge合成属性の設定　 5.2. クリティカル・チェインレポートの解釈
5.2. クリティカル・チェインレポートの解釈 x
5.2.1. Insufficient Registers 5.2.2. ショートパス/ロングパス 5.2.3. Fast Forwardの制限 5.2.4. ループ 5.2.5. クロックドメインごとに1つのクリティカル・チェーン 5.2.6. 関連するクロックグループのクリティカル・チェーン 5.2.7. 複雑なクリティカル・チェーン 5.2.8. 配置可能ノードの拡張 5.2.9. ドメイン境界エントリとドメイン境界出口 5.2.10. デュアル・クロック・メモリーを備えたクリティカル・チェーン 5.2.11. クリティカル・チェーン・ビットとバス 5.2.12. ディレイライン
5.2.1. Insufficient Registers x
5.2.1.1. Insufficient Registersの例 5.2.1.2. Insufficient Registersの最適化 5.2.1.3. デュアル・クロック・メモリーを備えたクリティカル・チェーン
5.2.2. ショートパス/ロングパス x
5.2.2.1. Hyper-Registersの位置が見つからない 5.2.2.2. 保留最適化の例 5.2.2.3. ショートパス/ロングパスの最適化 5.2.2.4. レジスターの追加 5.2.2.5. 重複する共通ノード 5.2.2.6. データとコントロール・プレーン
5.2.3. Fast Forwardの制限 x
5.2.3.1. パス制限の最適化
5.2.4. ループ x
5.2.4.1. クリティカル・チェーンを制限するループの例
6. 最適化の例　 x
6.1. ラウンド・ロビン・スケジュラー
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン x
7.1. デザインの移行とパフォーマンスの調査 7.2. トップレベル・デザインの考慮事項
7.1. デザインの移行とパフォーマンスの調査 x
7.1.1. Verilog HDLモジュールのブラックボックス化 7.1.2. VHDLモジュールのブラックボックス化 7.1.3. クロック管理 7.1.4. ピン･アサインメント 7.1.5. トランシーバー・コントロール・ロジック 7.1.6. 期限の切れたIPコアのアップグレード
8. 付録 x
8.1. 付録A：パラメーター化可能パイプライン・モジュール 8.2. 付録B：クロックの有効化とリセット
8.2. 付録B：クロックの有効化とリセット x
8.2.1. 同期リセットと制限 8.2.2. クロックイネーブルを使用したリタイミング 8.2.3. 最短経路の解決
8.2.1. 同期リセットと制限 x
8.2.1.1. 非同期リセット入力。
8.2.2. クロックイネーブルを使用したリタイミング x
8.2.2.1. 放送コントロール信号の例
1. インテル® Hyperflex™ FPGAアーキテクチャーの概要
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル
4. デザイン例ウォークスルー
5. リタイミングの制限と対処方法
6. 最適化の例　
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン
8. 付録
9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル

インテル® Quartus® Primeプロ・エディションコンパイラーは、 インテル® Hyperflex™ アーキテクチャーを最大限に活用して最適化されています。 インテル® Quartus® Primeプロ・エディションコンパイラーは、Hyper-Awareのデザインフローをサポートします。このフローでは、コンパイラーはレジスターのHyper-Registersへのリタイミングを自動的に最大化します。

Hyper-Awareデザイン・フロー

Hyper-Awareのデザインフローを使用して、デザインサイクルを短縮し、パフォーマンスを最適化します。 Hyper-Awareデザインフローでは、自動レジスター・リタイミングと、目標とするタイミング・クロージャーの推奨（Fast Forwardのコンパイル）の実装を組み合わせて、Hyper-Registerの使用を最大限にし、 インテル® Hyperflex™ デザインで最高のパフォーマンスを実現します。

図 80. ハイパー・アウェア・デザイン・フロー

レジスターのリタイミング

インテル® Hyperflex™ アーキテクチャーの主な革新は、すべてのルーティング ・セグメントとブロック入力に複数のHyper-Registerを追加することです。Hyper-Registerの使用を最大限にすると、デザインのパフォーマンスが向上します。Hyper-Registerの蔓延は、レジスター間の時間遅延のバランスを改善し、クリティカル・パスの遅延を緩和します。CompilerのRetimeステージでは、レジスターをALMから移動して、Hyper-Registerにリタイミングします。レジスター・リタイミングは、Fitter中に自動的に実行され、最小限の労力を要し、大幅なパフォーマンス改善をもたらす可能性があります。リタイミング後、Finalizeステージでホールド違反による接続が修正されます。

Fast Forwardのコンパイル

単純なレジスター・リタイミングよりも最適化が必要な場合、Fast Forwardコンパイルを実行して、タイミング収束の推奨事項を生成して、Hyper-Registerへのさらなる移動を防ぐ重要なパフォーマンスのボトルネックを解消します。例えば、Fast Forwardでは、特定のリタイミング制約を削除して、Hyper-Registerにさらにリタイミングすることを防ぐことを推奨しています。Fast Forward Compilationは、RTLの変更に最も大きな影響を与える位置を正確に示し、制限を解除してHyper-Register（Hyper-Retiming）にリタイミングすることによる予測パフォーマンスのメリットを報告します。Fitterは、RAMブロックとDSPブロックのレジスターを自動的にリタイムしません。ただし、Fast Forward分析では、この最適化によるパフォーマンス上のメリットが示されます。

図 81. Hyper-Registerのアーキテクチャー

Fast-Forwardのコンパイルは、パイプライン・ステージ（Hyper-Pipelining）を追加する最適な位置と、それぞれのケースで期待されるパフォーマンスの利点を示します。各クロックドメインの境界にパイプライン・ステージを配置するようにRTLを変更すると、Retimeステージはクロックドメイン内のレジスターを最適な位置に自動的に配置してパフォーマンスを最大化します。同様の結果を得るために、RTLで推奨事項を実装します。変更を実装した後、結果がパフォーマンス要件およびタイミング要件を満たすまで、Retimeステージを再実行します。

表 7.  最適化のステップ
最適化ステップ 手法 変更内容
ステップ1: レジスターのリタイミング Retimeステージはレジスター・リタイミングを実行し、既存のレジスターをHyper-Registersに移動して、リタイミングの制限を削除し、クリティカル・パスを排除することでパフォーマンスを向上させます。
ステップ2: Fast Forwardのコンパイル Compilerは、デザイン固有のタイミング収束の推奨事項を生成し、Hyper-Register（Hyper-Retiming）に対するすべての障壁を除去してパフォーマンスの向上を予測します。
ステップ3: Hyper-Pipelining RTLで新しいレジスターとパイプライン・ステージを追加する位置を指定するには、Fast Forwardコンパイルを使用します。
ステップ4: Hyper-Optimization ループの再構築、コントロール・ロジックの制限の解除、ロングパスに沿った遅延の削減などのHyper-RetimingやHyper-Pipeliningを超えたデザイン最適化。

デザインRTLの検証

インテル® Quartus® Primeソフトウェアには、 インテル® Hyperflex™ アーキテクチャーのデザインRTLへの適合性を検証するDesign Assistantデザイン・ルール・チェック・ツールが含まれています。 これらのルールには、説明されているように、 インテル® Hyperflex™ FPGAアーキテクチャー・デザインをターゲットとするHyper-Retimer Readiness Rules（HRR）が含まれます。


セクションの内容
サブモジュールを独立してコンパイルする
Design Assistantのデザインルールチェック

レベル 2 の表題