インテルのみ表示可能 — GUID: mtr1430270852827
Ixiasoft
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2.4.1.2. タイムドメインの多重化
タイムドメインの多重化は、複数の計算スレッドを使用して回路スループットを向上させます。このテクニックは、C-slowリタイミング、またはマルチスレッドとも呼ばれます。
タイムドメインの多重化は、回路内の各レジスターを一連のCレジスターのセットと直列に置き換えます。レジスターの余分なコピーごとに新しい計算スレッドが作成されます。変更されたデザインによる1回の計算では、元の回路のC倍のクロックサイクルが必要です。ただし、Compilerは追加のレジスターをリタイムして、fMAXをC倍に向上させることができます。例えば、400 MHzで動作する2つのモジュールをインスタンス化する代わりに、800 MHzで動作する1つのモジュールをインスタンス化できます。
次の図は、初期回路から始まるC-slowリタイミングのプロセスを示しています。
RTLデザインを編集して、ループ内のレジスターを含むすべてのレジスターを、独立した計算スレッドごとに1つのレジスターを含むCレジスターのセットに置き換えます。
この時点で回路をコンパイルします。Compilerが回路を最適化すると、追加のレジスターでリタイミングを実行する柔軟性が向上します。
すべてのレジスターをレジスターのセットに置き換えるだけでなく、複数の入力データストリームをブロックに多重化し、出力ストリームをブロックから逆多重化する必要があります。デザインに複数の並列スレッドが含まれており、それぞれがループによって制限されている場合、時間領域の多重化を使用します。最適化するモジュールは、レイテンシーに敏感であってはなりません。