2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
7.1. デザインの移行とパフォーマンスの調査
インテル® Hyperflex™ パフォーマンスの向上を評価する インテル® Hyperflex™ アーキテクチャーFPGAに移行できます。デザインの移行アーキテクチャーFPGAに必要な変更はわずかです。ただし、パフォーマンスをさらに向上させるために、追加の不要な変更を適用できます。このパフォーマンスの改善は、タイミングを閉じてデザインに機能を追加するのに役立ちます。
必要なデザインは、デバイスのアップグレードと同様に変更されます。これらの変更には、PLL、高速I/Oピン、およびその他のデバイス・リソースの更新が含まれます。これらの インテル® Hyperflex™ コンポーネントのバージョンは同じ一般的な機能を持ちます。しかし、 インテル® Hyperflex™ コンポーネントには、より高い動作速度を可能にする機能が含まれています。
- DSPブロックはパイプライン・レジスターを追加し、浮動小数点モードをサポートしています。
- メモリーブロックには、コヒーレンシと幅の制限のための追加のロジックが含まれています。
移行プロセスの高レベルの手順は次のとおり
- 移行のために、特別なIPなしで、デザインの低レベルブロックを選択します。
- 特別なIPコンポーネントをブラックボックス化し、現在のレベルで必要なコンポーネントのみを保持します。コアパフォーマンス評価のために、次のキーブロックのみを保持します。
- クロックを生成するためのPLL
- コアブロック（ロジック、レジスター、メモリー、DSP）
注: デザインを以前のバージョンから移行する場合 インテル® Quartus® Primeソフトウェア、いくつか Intel® FPGA IP現在のソフトウェアバージョンと互換性がない場合、交換が必要になる場合があります。たとえば、異なるデバイスファミリ間で異なるIPベースのトランシーバをアップグレードすることはできません。
- コンポーネントをブラックボックス化するときにモジュールポート定義を維持します。プロジェクトからソースファイルを単純に削除しないでください。
- デザインが合成ソフトウェアに使用するすべてのコンポーネントのポート定義と方向を指定します。ポートの定義に失敗すると、コンパイルエラーが発生します。
- デザイン合成中にエラーメッセージを確認し、不足しているポートまたはモジュール定義を修正します。
モジュールをブラックボックス化する最も簡単な方法は、機能的なコンテンツを空にすることです。以下は、Verilog HDLまたはVHDLのどちらを使用しているかに応じてブラックボックスのコンテンツの例です。