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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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5.2. クリティカル・チェインレポートの解釈
Compilerは、Hyper-Retimingによるさらなる最適化を制限するデザイン内のレジスターチェインを識別します。コンパイラーは、これらの関連するレジスター間パスをクリティカル・チェインと呼びます。クリティカル・チェインとそれに関連するクロックドメインのf MAXは、レジスター間パスの平均遅延、および配線ワイヤなどの分割できない回路要素の量子化遅延によって制限されます。
リタイミング制限の詳細は、リタイミングをさらに妨げる制限理由、およびチェインを構成するレジスターと組み合わせノードをレポートします。早送りの推奨事項には、重要なチェインを削除し、追加のレジスター・リタイミングを有効にするために実行できる手順がリストされています。
特定のクリティカル・チェインがデザインのパフォーマンスを制限する理由を理解したら、RTLを変更してボトルネックを解消し、パフォーマンスを向上させることができます。