インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

ID 683353
日付 10/04/2021
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ドキュメント目次

2.4.2.3. コントロール信号のバックプレッシャー

このセクションでは、信号バックプレッシャを制御するRTLデザイン手法について説明します。 インテル® Hyperflex™ アーキテクチャーはデータを効率的にストリームします。アーキテクチャーは非常に高いクロックレートをサポートしているため、フィードバック信号を送信して1クロックサイクルで大量のロジックに到達することは困難です。余分なパイプライン・レジスターを挿入すると、コントロール信号のバックプレッシャも増加します。データは可能な限り前方に流れる必要があります。

単一クロック・サイクル・コントロール信号は、パイプライン化およびレジスター・リタイミングの有効性を防止または低減するループを生成します。この例は、データを消費する準備ができていることを上流レジスターに通知する準備完了信号を示しています。準備完了信号は、複数のデータソースを同時に凍結する必要があります。

図 62. コントロール信号のバックプレッシャー

元のRTLを修正して上流の圧力を緩和する小さなFIFOバッファを追加するのは簡単なプロセスです。このブロックの下流のロジックがデータを使用する準備ができていない場合、FIFOはデータを格納します。

図 63. FIFOバッファーによるバックプレッシャの制御

目標は、データがクロック・サイクルごとにFIFOバッファに到達することです。情報の余分なビットは、データが有効であるかどうかを決定し、FIFOバッファに格納する必要があります。クリティカル信号は、FIFOバッファとデータを消費する下流レジスターとの間に存在するようになります。このループははるかに小さくなります。パイプライン化とレジスター・リタイミングを使用して、FIFOバッファの上流部分を最適化できるようになります。