10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

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ID 683353

日付 10/04/2021

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10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

ドキュメント・バージョン	インテル® Quartus® Primeバージョン	変更内容
2021.10.04	21.3	ステップ2：可変レイテンシーモジュールのインスタンス化を改訂。
2021.06.21	20.1	Intel® Agilex™ デバイスデータセットとインテル® Stratix® 10 デバイスデータセットにリンクを追加。
2020.07.13	20.1	「リタイミングの例–2番目のレジスターがALMからプッシュアウトする」の図を参照して参照を非同期リセットから同期リセットに変更。 QSFオプションの最新のIPとデフォルトの状態を反映するように、「初期電源投入条件」セクションを更新。新しい「同期開始システムの例」トピックを追加。
2020.05.01	20.1	「クロックドメイン交差制約ガイドライン」トピックを追加。「メタスタビリティシンクロナイザー」トピックに同期レジスター・チェーン長の割り当ての詳細を追加。
2019.12.16	19.4.0	Intel® Agilex™ デバイスのプログラミング・ファイル生成のサポートを追加。「合成中のレジスターの保持」トピックに詳細、例、および表を追加。「リセット戦略」トピックに、リセットリリース要件に関するメモとリンクを追加。「サブモジュールの独立したコンパイル」トピックを追加。
2019.11.15	19.3.0	「レイテンシーに依存しないFalsePathの指定」に割り当ての優先順位に関する注記を追加。「ステップ2：可変レイテンシーモジュールのインスタンス化」でvlatモジュールの挿入を説明。
2019.11.04	19.3.0	Intel® Agilex™ デバイスを含むためにインテル® Stratix® 10高性能デザイン・ハンドブックを更新。「デザイン・アシスタントを使用したデザインルールチェック」トピックを追加。「コンパイル中の Design Assistantの実行」トピックを追加。「分析モードでの Design Assistantの実行」トピックを追加。「Design Assistantからのクロスプロービング」トピックを追加。「Chip Plannerからの Design Assistantの実行」トピックを追加。「Timing Analyzerからの Design Assistantの実行」トピックを追加。「Hyper-Retimer準備ルール」トピックと特定のルールの説明へのリンクを追加。
2019.07.01	19.2.0	さまざまなスクリーンショットの品質を向上。「ステップ1;基本デザインのコンパイル」の結果を更新。「ステップ2：パイプライン・ステージの追加と非同期リセットの削除」に5つのパイプライン・ステージを追加する目的に関する詳細を追加。全体のマイナーな文言の変更と図と表の参照の更新。デザインサンプルファイルへのリンクを更新。「同期リセットと制限」トピックの図を更新。
2018.12.30	18.1.0	可変遅延自動パイプライン機能の説明を追加。「初期条件とHyper-Register」に関する新しいセクションを更新。新しい「同期開始システムの例」トピックを追加。新しい「クロック・ゲーティングの実装」トピックを追加。
2018.10.04	18.0.0	「早送り制限」のテキストが若干変更。「遅延線」のマイナーテキストの変更。
2018.10.01	18.0.0	「RAMおよびDSPによるリタイミング」の誤字を修正。
2018.07.12	18.0.0	付録A：パラメーター化可能なパイプラインモジュールのすべてのコードテンプレートを更新。スキッドバッファーを使用したフロー制御に、デュアルクロックスキッドバッファーの例を追加。さまざまなスクリーンショットを更新して、結果の可視性と精度を改善。
2018.06.22	18.0.0	Loop Pipelining Demonstrationの元のループ構造図のエラーを修正。
2018.05.22	18.0.0	「非同期クリアの削除」のタイトルを「非同期リセットの削除」に変更。コードイメージをコード例に変換し、非同期リセットの削除のコード構文を修正。コード例に合わせて、非同期リセットイメージの削除の信号名を更新。 Shannonの分解例の構文エラーを修正。スキッドバッファーを使用したフロー制御に関する情報をフロー制御トピックに移動。 2つのスキッドバッファーを備えたFIFOフロー制御ループの説明を強化。完全なFIFOの代わりにほぼ完全なFIFOフロー・コントロール・ループを改善。
2018.05.07	18.0.0	dont_touch合成属性への参照を削除。 RAMおよびDSPを使用したリタイミングのトピックと図を追加。 `preserve_syn_only`合成属性の使用を明確化。スクリーンショットを更新。 Round Robin Schedulerの例の構文エラーを修正。従来のレジスターのリタイミングを含むように、リタイムステージの説明を更新。
2018.02.05	17.1.1	メディアンフィルターのデザイン例ファイルへのリンクを更新。

日付	バージョン	変更内容
2017.11.06	17.1.0	改訂されたデザイン例のウォークスルーの手順と結果。各ステージで使用可能なデザインサンプルファイルへのリンクを提供。段階的なデザインコンパイル手順をインテル® Quartus® Primeプロ・エディションハンドブックのデザインコンパイルの章に移動。三項加算器のトピックと例を追加。ループ・パイプラインのトピックと例を追加。 Reset Sequence Requirementレポートの説明を追加。
2017.05.08	Quartus® Prime Pro v17.1 Stratix® 10 ESエディション	Quartus® Prime Pro v17.1 Stratix® 10 ESエディションにソフトウェア・サポート・バージョンを更新。初期電源投入条件のトピックを追加。 Retiming Reset Sequencesトピックを追加。高速クロックドメインのためのガイドラインを追加。 Fitter Overconstraintsトピックを追加。フィッターでホールド・フィックス・アップを説明。 RAMおよびDSPブロック間でのリタイミングのためのFast Forwardコンパイルサポートに関する声明を追加。リードモディファイライトメモリーの説明にコヒーレントRAMの詳細を追加。 Fast Forward ViewerとHyper-Optimization Advisorの説明を追加。 Advanced HyperFlex Settingsトピックを追加。レジスターリタイム防止のトピックを追加。合成中のレジスターの保存を追加。フィッターコマンドのトピックを追加。 Net Length Reportsのトピックを追加。コンパイルフローの新しいGUIステップでコマンドライン命令を置き換え。コンパイルダッシュボードの並行分析コントロールについて説明。重複コンテンツとグループ化された付録をまとめ。ダイアグラムとスクリーンショットを更新。
2016.08.07	2016.08.07	クロック交差と初期条件のタイミング制限の詳細を追加。真のデュアル・ポート・メモリー・サポートとメモリー幅の比を例で説明。デザイン例ウォークスルーでコードサンプルとナレーションを更新。提供されたデザイン例ファイルへのリファレンスを追加。 Intel® を再ブランド化。ソフトウェアのGUIと機能の最新の変更点について更新。
2016.03.16	2016.03.16	初版。