インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

ID 683353
日付 10/04/2021
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ドキュメント目次

2.2.2.2. 高いファンアウト・クロック・イネーブル

可能な限り、ファンアウト信号を回避してください。高いファンアウト・クロック・イネーブルは、大量のロジックを供給します。ロジックの量が非常に多いため、リタイミングするレジスターは、レジスターを特定のニーズに合わせてクロック・イネーブル・パスの上下にプッシュまたはプルします。このプッシュおよびプルは、クロック・イネーブル・ラインに沿って競合を引き起こす可能性があります。この状態は、「同期リセットの概要」セクションの積極的なリタイミングに似ています 。イネーブルロジックを複製するなどのそのセクションで説明した方法の一部は、クロック・イネーブル・ラインに沿った競合の解決にも役立ちます。

通常、これらの高いファンアウト信号を使用して、大量のロジックが動作しないようにします。これらの信号は、FIFOのフル・フラグがハイになると発生する可能性があります。多くの場合、これらの信号の周りにデザインすることができます。例えば、FIFOをほぼ完全に数クロックサイクル前に指定するようにデザインし、クロックをイネーブルにして数クロックサイクルをディセーブルにするロジックに伝播させることができます。必要に応じてこれらの余分なレジスターをロジックにリタイムすることができます。