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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.4.1.4. ループ・パイプライン
ループは遍在し、デザイン機能の不可欠な部分です。ただし、ループはHyper-Retiming最適化の制限要因です。コンパイラーは、ループ内のロジックを自動的にパイプライン化できません。ループ内でシーケンシャル要素を追加または削除すると、デザインの機能が破損する可能性があります。
ただし、次のトピックで示すように、デザインの機能を変更せずに、コンパイラーがパイプライン・ステージを挿入できるようにループ構造を変更できます。ループを適切にパイプライン化するには、次の手順が必要です。
- ループおよび非ループロジックの再構築
- 手動ループにパイプライン・ステージを追加
- ループロジックのカスケード