2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
2.4.2.1. 高速クロック・ドメイン
インテル® Hyperflex™ アーキテクチャーFPGAは非常に高速のクロックドメインをサポートしています。Compilerは、クロック挿入の遅延を最小限に抑え、ダイナミック消費電力を低減、またデバイスコアでクロックの柔軟性を提供するためにプログラマブル・クロック・ツリー合成を使用します。
デバイスの最小パルス幅の制約は、 インテル® Hyperflex™ クロックの最高性能を制限する可能性があります。与えられたクロックパス上のリソースの数が増えると、クロックパルス上で不確実性とスキューが増加します。クロックの不確実性がターゲットデバイスの最小パルス幅を超えると、実行可能な最小クロック周期が短くなります。この効果は、パス上の全クロック挿入遅延の関数です。高速クロックドメインのこの影響に対処するには、Chip PlannerおよびTimeQuestレポートを使用して、デザイン内のクロックソース配置を最適化します。
レポートに長いクロックルートからの制限が示されている場合、クロックピンの割り当てを調整するか、Clock Regionおよび/またはLogic Lock Regionの割り当てを使用してクロックソースに近いファンアウト・ロジックを制限します。クロック領域の割り当てを使用してクロックセクタを指定し、クロックツリーのサイズを最適化します。
割り当てを変更した後、デザインをリコンパイルし、クロックルートの長さとクロックツリーのサイズを確認します。Compilation Reportを確認して、クロック・ネットワークがデザインのパフォーマンスを制限していないことを確認します。