インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

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日付 10/04/2021
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インテルのみ表示可能 — GUID: mml1544540526396

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ドキュメント目次
ドキュメント目次 x
1. インテル® Hyperflex™ FPGAアーキテクチャーの概要 2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン 3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル 4. デザイン例ウォークスルー 5. リタイミングの制限と対処方法 6. 最適化の例　 7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン 8. 付録 9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック 10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
1. インテル® Hyperflex™ FPGAアーキテクチャーの概要 x
1.1. インテル® Hyperflex™ 基本的なデザインコンセプト
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン x
2.1. 高速デザイン手法 2.2. Hyper-Retiming（レジスター移動を容易にする） 2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 2.4. Hyper-Optimization （RTLの最適化）
2.1. 高速デザイン手法 x
2.1.1. 高速ターゲットを設定する 2.1.2. 実験と反復 2.1.3. コンポーネントを独立してコンパイルする 2.1.4. サブモジュールの最適化 2.1.5. ブロードキャスト信号を避ける
2.1.1. 高速ターゲットを設定する x
2.1.1.1. 速度とタイミング収束 2.1.1.2. スピードとレイテンシー
2.2. Hyper-Retiming（レジスター移動を容易にする） x
2.2.1. リセット戦略 2.2.2. クロックイネーブルの戦略 2.2.3. 合成中のレジスターの保持 2.2.4. タイミングの検討事項 2.2.5. クロックイネーブルの戦略 2.2.6. 準安定シンクロナイザー 2.2.7. 初期のパワーアップ条件 2.2.8. RAMおよびDSPを介したリタイミング
2.2.1. リセット戦略 x
2.2.1.1. 非同期リセットを削除する 2.2.1.2. グローバル・クロック・ツリーでの同期リセット 2.2.1.3. I/Oポートの同期リセット 2.2.1.4. 重複およびパイプライン同期リセット
2.2.2. クロックイネーブルの戦略 x
2.2.2.1. ローカライズされたクロック・イネーブル 2.2.2.2. 高いファンアウト・クロック・イネーブル 2.2.2.3. タイミング例外を使用したクロックイネーブル
2.2.4. タイミングの検討事項 x
2.2.4.1. マルチサイクル･パスの最適化 2.2.4.2. 過剰制約
2.2.5. クロックイネーブルの戦略 x
2.2.5.1. クロックドメイン交差制約ガイドライン
2.2.7. 初期のパワーアップ条件 x
2.2.7.1. 初期条件の指定 2.2.7.2. 初期条件とリタイミング 2.2.7.3. 初期条件とHyper-Registers 2.2.7.4. リセット・シーケンスのリタイミング
2.2.7.3. 初期条件とHyper-Registers x
2.2.7.3.1. クロックのゲートの実装 2.2.7.3.2. 初期条件の インテル® Quartus® Primeの設定
2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 x
2.3.1. 従来型とHyper-Pipeliningの比較 2.3.2. パイプライニングとレイテンシー 2.3.3. 複数サイクルの例外の代わりにレジスターの使用
2.3.2. パイプライニングとレイテンシー x
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 2.3.2.2. 自動パイプライン挿入　
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 x
2.3.2.1.1. レイテンシー・インセンシティブのフォールスパスの指定
2.3.2.2. 自動パイプライン挿入　 x
2.3.2.2.1. ステップ1：可変レイテンシー・モジュールを作成する 2.3.2.2.2. ステップ2：可変レイテンシー・モジュールのインスタンス化 クロックドメイン境界での可変レイテンシーのインスタンス化 複雑な組み合わせ関数に隣接する可変遅延のインスタンス化 独立した機能ブロック間の可変レイテンシーのインスタンス化　 誤ったパスまたは例外制約を適用する　 2.3.2.2.3. ステップ3：自動パイプライン挿入オプションを確認する 7047834648 2.3.2.2.4. （オプション）可変レイテンシー・モジュールなしの自動パイプライン挿入
2.4. Hyper-Optimization （RTLの最適化） x
2.4.1. 一般的な最適化手法 2.4.2. 特定のデザイン構造の最適化
2.4.1. 一般的な最適化手法 x
2.4.1.1. Shannonの分解 2.4.1.2. タイムドメインの多重化 2.4.1.3. ループ・アンローリング 2.4.1.4. ループ・パイプライン 2.4.1.5. 事前計算　
2.4.1.1. Shannonの分解 x
2.4.1.1.1. Shannonの分解例 2.4.1.1.2. Shannonの分解のための回路の特定
2.4.1.4. ループ・パイプライン x
2.4.1.4.1. ループ・パイプライン理論 2.4.1.4.2. ループ・パイプラインにおデモ 2.4.1.4.3. ループ・パイプラインおよび合成の最適化
2.4.2. 特定のデザイン構造の最適化 x
2.4.2.1. 高速クロック・ドメイン 2.4.2.2. ループの再構築 2.4.2.3. コントロール信号のバックプレッシャー 2.4.2.4. FIFOステータス信号によるフロー・コントロール 2.4.2.5. スキッドバッファーを使用したフロー制御 2.4.2.6. リードモディファイライトメモリー 2.4.2.7. カウンターとアキュムレーター　 2.4.2.8. ステートマシン 2.4.2.9. メモリー 2.4.2.10. DSPブロック 2.4.2.11. 一般ロジック 2.4.2.12. モジュラスと除算 2.4.2.13. リセット 2.4.2.14. ハードウェアの再利用 2.4.2.15. アルゴリズム要件 2.4.2.16. FIFO 2.4.2.17. 三進加算器
2.4.2.1. 高速クロック・ドメイン x
2.4.2.1.1. クロック・ネットワークの視覚化 2.4.2.1.2. Fitter Reportでのクロックネットワークの表示 2.4.2.1.3. TimeQuestでのクロックの表示
2.4.2.9. メモリー x
2.4.2.9.1. インテル® Hyperflex™ アーキテクチャーのデュアル・ポート・メモリー 2.4.2.9.2. シンプル・デュアル・ポート・メモリー 2.4.2.9.3. インテル® Hyperflex™ アーキテクチャーのシンプル・デュアル・ポート・メモリーの例 2.4.2.9.4. メモリー混合ポート幅比制限 2.4.2.9.5. レジスターされないRAM出力
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル x
3.1. サブモジュールを独立してコンパイルする 3.2. Design Assistantのデザインルールチェック
3.2. Design Assistantのデザインルールチェック x
3.2.1. コンパイル中のDesign Assistantの実行 3.2.2. 解析モードでのDesign Assistantの実行 3.2.3. ハイパーリタイマーの準備ルール
3.2.2. 解析モードでのDesign Assistantの実行 x
3.2.2.1. Design Assistantからのクロスプローブ 3.2.2.2. Chip PlannerからのDesign Assistantの実行 3.2.2.3. Timing AnalyzerからDesign Assistantを実行
4. デザイン例ウォークスルー x
4.1. メジアンフィルターのデザイン例
4.1. メジアンフィルターのデザイン例 x
4.1.1. ステップ1：基本デザインのコンパイル 4.1.2. ステップ2：パイプライン・ステージを追加し、非同期リセットを削除する 4.1.3. ステップ3：パイプライン・ステージを追加して、すべての非同期リセットを削除する 4.1.4. ステップ4：ショートパスとロングパスの条件を最適化する
5. リタイミングの制限と対処方法 x
5.1. dont_merge合成属性の設定　 5.2. クリティカル・チェインレポートの解釈
5.2. クリティカル・チェインレポートの解釈 x
5.2.1. Insufficient Registers 5.2.2. ショートパス/ロングパス 5.2.3. Fast Forwardの制限 5.2.4. ループ 5.2.5. クロックドメインごとに1つのクリティカル・チェーン 5.2.6. 関連するクロックグループのクリティカル・チェーン 5.2.7. 複雑なクリティカル・チェーン 5.2.8. 配置可能ノードの拡張 5.2.9. ドメイン境界エントリとドメイン境界出口 5.2.10. デュアル・クロック・メモリーを備えたクリティカル・チェーン 5.2.11. クリティカル・チェーン・ビットとバス 5.2.12. ディレイライン
5.2.1. Insufficient Registers x
5.2.1.1. Insufficient Registersの例 5.2.1.2. Insufficient Registersの最適化 5.2.1.3. デュアル・クロック・メモリーを備えたクリティカル・チェーン
5.2.2. ショートパス/ロングパス x
5.2.2.1. Hyper-Registersの位置が見つからない 5.2.2.2. 保留最適化の例 5.2.2.3. ショートパス/ロングパスの最適化 5.2.2.4. レジスターの追加 5.2.2.5. 重複する共通ノード 5.2.2.6. データとコントロール・プレーン
5.2.3. Fast Forwardの制限 x
5.2.3.1. パス制限の最適化
5.2.4. ループ x
5.2.4.1. クリティカル・チェーンを制限するループの例
6. 最適化の例　 x
6.1. ラウンド・ロビン・スケジュラー
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン x
7.1. デザインの移行とパフォーマンスの調査 7.2. トップレベル・デザインの考慮事項
7.1. デザインの移行とパフォーマンスの調査 x
7.1.1. Verilog HDLモジュールのブラックボックス化 7.1.2. VHDLモジュールのブラックボックス化 7.1.3. クロック管理 7.1.4. ピン･アサインメント 7.1.5. トランシーバー・コントロール・ロジック 7.1.6. 期限の切れたIPコアのアップグレード
8. 付録 x
8.1. 付録A：パラメーター化可能パイプライン・モジュール 8.2. 付録B：クロックの有効化とリセット
8.2. 付録B：クロックの有効化とリセット x
8.2.1. 同期リセットと制限 8.2.2. クロックイネーブルを使用したリタイミング 8.2.3. 最短経路の解決
8.2.1. 同期リセットと制限 x
8.2.1.1. 非同期リセット入力。
8.2.2. クロックイネーブルを使用したリタイミング x
8.2.2.1. 放送コントロール信号の例
1. インテル® Hyperflex™ FPGAアーキテクチャーの概要
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル
4. デザイン例ウォークスルー
5. リタイミングの制限と対処方法
6. 最適化の例　
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン
8. 付録
9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

2.3.2.2.2. ステップ2：可変レイテンシー・モジュールのインスタンス化

Fast Forward Compilation機能を使用すると、自動パイプライン挿入に適した場所を特定できます。通常、次の場所はパイプラインの自動挿入に適しています。
  • 絶えず変化するデータを転送しているクロック境界により、Fitterは有利な場合にブロックを遠くに広げることができます。　
  • 複雑な組み合わせ機能に隣接する場所は、タイミングが合わない機能に適しています。
  • 同じクロックドメイン上の2つの独立した機能ブロック間の位置により、Fitterは有利な場合にブロックを遠くに広げることができます。

クロックドメイン境界での可変レイテンシーのインスタンス化

Fast Forwardコンパイルでは、クロックドメインの境界にパイプライン・ステージを追加することをお勧めします。この場合、追加のレイテンシーに簡単に対応できます。クロック境界で可変レイテンシーをインスタンス化することにより、Fitterは有利な場合にこれらのブロックを遠くに広げることができます。このような場合、シンクロナイザーまたはFIFOの前または後にhyperpipe_vlatモジュールを簡単にインスタンス化できます。 ネットリスト接続に関して、comb関数とhyperpipe_vlatの間に他のレジスターやロジックを使用せずにhyperpipe_vlatをインスタンス化します。

このインスタンス化により、Hyper-Retimerは、タイミング要件を満たすのに十分なパイプライン・レジスターを自動的に挿入できます。この場合、データは絶えず変化するため、遅延の影響を受けない誤ったパスは不適切です。

複雑な組み合わせ関数に隣接する可変遅延のインスタンス化

複雑な組み合わせモジュールに隣接するhyperpipe_vlatモジュールをインスタンス化して、Hyper-Retimerがタイミング要件を満たすのに十分なレジスターを挿入できるようにすることができます。後方リタイミングは初期条件に対応するために追加のリセットサイクルを必要としないため、複雑な組み合わせモジュールの後にhyperpipe_vlatモジュールをインスタンス化します。hyperpipe_vlatモジュール内のレジスターのタイミングを、順方向、後続のロジック、または逆方向に組み合わせモジュールに変更するかどうかを制御することはできません。

独立した機能ブロック間の可変レイテンシーのインスタンス化　

同じクロックドメイン内の2つの独立した機能ブロック間のhyperpipe_vlatモジュールをインスタンス化することができます 。このインスタンス化により、タイミング要件を満たすために必要なブロック間のパイプライン・ステージの数を追加するだけで、配置中に機能ブロックを分散させることができます。

注: 可変レイテンシー・モジュールをパーティション境界に直接隣接して配置しないでください。むしろ、レイテンシー・モジュールとパーティションポートの間にレジスターを配置して、それらを分離します。図 36が示すように、-hyperpipe_vlatモジュールをパーティション境界のすぐ隣に配置した場合、可変レイテンシーモジュールはリタイミング中に自動パイプラインを実行しません。
図 36. 不適切な可変レイテンシモジュールの配置により、自動パイプラインが妨げられる　
図 37. 可変レイテンシー・モジュールとパーティションの間にレジスターを配置して、自動パイプラインを可能にする

誤ったパスまたは例外制約を適用する　

独立した機能ブロック間でhyperpipe_vlatモジュールをインスタンス化する場合、誤ったパス（set_false_path）またはその他のタイミング例外を追加して、接続されたブロックが配置中に浮き上がるようにする必要があります。hyperpipe_vlatモジュールのvlat_rレジスターにfalseパスまたは例外を適用します。タイミング例外を条件付きifステートメント内に配置することにより、Timing Analyzerは、vlatがレジスターを追加するとき、または最終的なタイミングサインオフ中に例外を使用せず、各レジスターがクロック要件を満たしていることを確認します。

対応する誤ったパスまたは例外制約がない場合、hyperpipe_vlat メリットはほとんどありません。誤ったパスまたは例外制約がない場合、配置およびルーティング中にHyper-Retimerはhyperpipe_vlatの単一のパイプライン・ステージのみを認識します。Hyper-Retimerは、配置とルーティングが完了した後にのみ、追加のパイプライン・ステージを追加します。 Compilerは、単一のパイプライン・ステージで接続された2つの機能ブロックを、それらの間のパスが切断されない限り、近接して配置する傾向があります。

次の行は、my|top|design|hyperpipe_vlat_instのhyperpipe_vlatインスタンスにset_false_path例外を適用する適切な.sdc構文を示しています。独立した機能ブロックに接続するhyperpipe_vlatインスタンスの同様の行を.sdcに追加します。 

if { ! [is_post_route] } {
     set_false_path -to my|top|design|hyperpipe_vlat_inst|vlat_r[*]}

さらに、MAX_PIPEパラメーターを使用してパイプラインの数を制限する場合は、set_false_path例外ではなく、max_delayまたはmulticycle例外を適用することを検討してください。 vlatインスタンスにMAX_PIPE制約がある場合、set_false_path例外によってロジックが遠くに移動し、MAX_PIPE制約が不十分になる可能性があります。 このため、multicycle例外の方が適しています。 たとえば、NUM_PIPES=3の場合、NUM_PIPES(3)に等しいマルチサイクル例外を追加できます。 

if {![is_post_route]} {
set_multicycle_path -setup –to my|top|design|hyperpipe_vlat_inst|vlat_r[*] 3
set_multicycle_path –hold –to my|top|design|hyperpipe_vlat_inst|vlat_r[*] 2}
可変レイテンシー制約-fromまたは-toを適用する
可変レイテンシー・モジュールを使用して、レジスター・チェーンの順方向または逆方向にHyper-Registersを追加できます。組み合わせロジックを介してレジスターをプッシュする場合は、次の制約方法を使用してください。
  • -from—.パイプライン化する組み合わせロジックの前にパイプライン化する組み合わせロジックの前にvlat_rを配置してから、マルチサイクルまたはfalseパス–from制約を適用します。
    図 38. 組み合わせロジックの前にvlat_hrを挿入する
  • -to—パイプライン化する組み合わせロジックの後にvlat_rを配置してから、マルチサイクルまたはfalseパス–to制約を適用します。
    図 39. 組み合わせロジックの後にvlat_rを挿入する
レベル 2 の表題