インテルのみ表示可能 — GUID: mtr1430270846301
Ixiasoft
2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
インテルのみ表示可能 — GUID: mtr1430270846301
Ixiasoft
2.4.1.1.2. Shannonの分解のための回路の特定
Shannonの分解は、最後の選択ステージを制御するために多くの入力を並べ替えることができる回路に適しています。ロジックを再構成して、入力のサブセットを使用して選択ステージを制御するときに、新しいロジック深度を考慮します。理想的には、選択信号に対するロジックの段数は、セレクタ入力に対する論理深さに類似しています。実際には、ロジックの段数には違いがあります。これは、ロジックの各クラウドに供給される入力の数を完全にバランスさせることが難しいためです。
Shannonの分解は、本当に重要なロジックのコーン内の1つまたは2つの信号だけを持つ回路にとっては良い解決策であり、他のものはスタティックであるか、または明らかに低い優先順位です。
Shannonの分解は、特に関数が複雑な場合には、かなりのエリアコストを招くことがあります。このドキュメントで説明されているように、エリアコストが低い他の最適化手法があります。