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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.1.1.1. 速度とタイミング収束
実際の回路性能がデザインのfMAXの要件よりも低い場合、タイミングを閉じることができません。ターゲットFPGAデバイスがロジック配置に使用可能なリソースが多数ある場合、タイミング収束が簡単で、処理時間も少なります。
低速回路のタイミング収束は、通常、高速回路のタイミング収束よりも本質的に容易ではありません。なぜなら、遅い回路は通常、レジスター間でより多くの組合せロジックを含むからです。パス上に多数のノードがある場合、Fitterはノードを互いに離して配置する必要があり、その結果、ルーティング遅延が大きくなります。対照的に、パイプラインの多い回路は配置に依存することが少なく、タイミング収束が簡単になります。
デザインを作成する際に現実的なタイミングマージンを使用します。ロジックがシステムに追加されると、デザインの一部が接触して歪みます。システムにストレスを加えることは、通常、速度に有害であります。デザインプロセスの開始時にタイミングマージンを増加することで、この問題を軽減できます。