インテルのみ表示可能 — GUID: mtr1423187200069
Ixiasoft
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7.2. トップレベル・デザインの考慮事項
I/O制約
レジスターのリタイミングから最大限のパフォーマンスを引き出すには、レジスターリングに最上位レベルをラップし、SDCファイルから次の制約を削除します。
- set_input_delay
- set_output_delay
これらの制約は、ブロック外の外部遅延をモデル化します。デザイン最適化の効果を分析する目的で、ブロック自体の中で使用可能なすべての余裕を使用することができます。これは、モジュールレベルでのパフォーマンスを最大限にするのに役立ちます。これらの制約は、フルチップタイミング収束に移行するときに追加することができます。
リセット
リセット生成をデザインから削除する場合、デザインの入力ピンに直接接続して置換信号を提供してください。このコンフィグレーションは、 インテル® Hyperflex™ アーキテクチャーのリタイミング機能に影響を与える可能性があります。リセット信号にいくつかのパイプライン・ステージを追加します。これにより、Compilerがリセット入力とレジスターの最初のレベルを最適化することができます。
特殊ブロック
リタイミングは、一部のコンポーネントを自動的には変更しません。いくつかの例は、DSPブロックとM20Kブロックです。リタイミングによってより高いパフォーマンスを達成するには、これらのブロックを手動でリコンパイルします。次の条件を探します。
- DSP:パイプラインの深さを監視します。より多くのパイプライン・ステージにより、より高速なデザインが可能になります。リタイミングがDSPブロックのロジックレベルによって制限されている場合、さらにパイプライン・ステージを追加します。
- M20K:リタイミングはレジスターの存在に大きく依存してロジックを移動します。メモリーを2回レジスターすることによって、M20Kブロックを使用すると、を支援することができます。
- 一回目は直接M20Kブロックの内部に入力する
- 2回目はブロックのピンでのファブリック内に入力する
ブロックのレジスター
ブロックのすべての入力とすべての出力をレジスターします。このレジスターリングは、完全なデザインに埋め込まれたときにブロックが駆動される方法を模倣します。このリングはまた、入力/出力に接続されたレジスターに関連するリタイミング制約も回避します。Compilerは、レジスターの最初と最後のレベルをより現実的にリタイミングできるようになります。