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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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2.2.7.3.1. クロックのゲートの実装
クロック・ゲーティングを実装するには、 インテル® Quartus® Primeソフトウェアで使用可能な次の Intel® FPGA IPを使用してUSER_CLKGATE信号にアクセスします。
- リリースをリセット Intel® FPGA IP-クロックのゲーティング、リセット、または書き込みイネーブルによって設定が完了するまで、デザインをリセット状態に保ちます。このIPは nINIT_DONE 信号を出力します。nINIT_DONE が低い場合、デバイスはコンフィグレーション・モードではなくなります。
- クロック・コントロール Intel® FPGA IP-クロックイネーブル信号として反転さえっるnINIT_DONE の信号を使用します。
クロック・ゲーティングを実装するには、次の手順に従います。
- インテル® Quartus® Primeソフトウェアでデザインを開きます。
- IPカタログで、検索フィールドにuser resetと入力し、User Reset and Clock Gate IPをダブルクリックします 。
- パラメーター・エディターで構成に適切なパラメーターを指定し、Generate HDLをクリックします。
- 手順2と3を繰り返して、プロジェクトにクロックコントロール Intel® FPGA IPを追加します。IPを生成する前に、パラメータエディタでIPに次のオプションを指定します。
- Clock GatingのClock Enable オプションをオンにします。
- Clock Enable TypeのRoot Levelを選択します。
- Enable Register ModeにはNegative Latchを選択します。
- リセットリリースとクロックコントロール Intel® FPGA IPを接続します。
- クロックをゲートするには、Clock Control Intel® FPGA IPへのイネーブル入力として反転されるnINIT_DONE を使用します。
- 初期条件が必要な場合は、クロックコントロールはルートクロックゲーティングを使用することを推奨します。
次の図は、コンフィグレーション後の正確な初期条件を確保するための、リセットリリースとクロックコントロール Intel® FPGA IPの間の適切な接続を示しています。
図 18. リセットリリース(reset_release)とクロック制御(clock_control) Intel® FPGA IP コア間の接続Clock Control Intel® FPGA IPは、ena信号を使用してクロックゲーティング機能を実行します。 クロック制御の出力のクロック信号は、初期化されたレジスター(ALMおよびHyper-Registers)で安全に使用できます。