インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

ID 683353
日付 10/04/2021
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ドキュメント目次

2.2.7.3.1. クロックのゲートの実装

クロック・ゲーティングを実装するには、 インテル® Quartus® Primeソフトウェアで使用可能な次の Intel® FPGA IPを使用してUSER_CLKGATE信号にアクセスします。
  • リリースをリセット Intel® FPGA IP-クロックのゲーティング、リセット、または書き込みイネーブルによって設定が完了するまで、デザインをリセット状態に保ちます。このIPは nINIT_DONE 信号を出力します。nINIT_DONE が低い場合、デバイスはコンフィグレーション・モードではなくなります。
  • クロック・コントロール Intel® FPGA IP-クロックイネーブル信号として反転さえっるnINIT_DONE の信号を使用します。

クロック・ゲーティングを実装するには、次の手順に従います。

  1. インテル® Quartus® Primeソフトウェアでデザインを開きます。
  2. IPカタログで、検索フィールドにuser resetと入力し、User Reset and Clock Gate IPをダブルクリックします 。
  3. パラメーター・エディターで構成に適切なパラメーターを指定し、Generate HDLをクリックします。
  4. 手順2と3を繰り返して、プロジェクトにクロックコントロール Intel® FPGA IPを追加します。IPを生成する前に、パラメータエディタでIPに次のオプションを指定します。
    • Clock GatingClock Enable オプションをオンにします。
    • Clock Enable TypeRoot Levelを選択します。
    • Enable Register ModeにはNegative Latchを選択します。
  5. リセットリリースとクロックコントロール Intel® FPGA IPを接続します。
    • クロックをゲートするには、Clock Control Intel® FPGA IPへのイネーブル入力として反転されるnINIT_DONE を使用します。
    • 初期条件が必要な場合は、クロックコントロールはルートクロックゲーティングを使用することを推奨します。

    次の図は、コンフィグレーション後の正確な初期条件を確保するための、リセットリリースとクロックコントロール Intel® FPGA IPの間の適切な接続を示しています。

    図 18. リセットリリース(reset_release)とクロック制御(clock_control) Intel® FPGA IP コア間の接続

    Clock Control Intel® FPGA IPは、ena信号を使用してクロックゲーティング機能を実行します。 クロック制御の出力のクロック信号は、初期化されたレジスター(ALMおよびHyper-Registers)で安全に使用できます。